JPH0329355A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、下層導電体膜、誘電体膜及び上層導電体膜を
順次積層して形戒したキャパシタを有する半導体装置に
関する． （ロ）従来の技術 従来、ダイナミックメモリ等、その回路中にキャパシタ
を有する半導体装置において、例えばプレーナ型メモリ
セルの場合、誘電体膜としては、シリコン基板を熱酸化
したシリコン酸化膜を用いてきた． しかしながら、キャパシタ容量は次式で表わされるため
、 Ｃｓ＝εｉ−Ｓ／ｔｏｘ （εｌ：誘電率、Ｓ：キャパシタ面積、ｔｏｘ：誘電体
膜厚）高４ＡＷｔ化、高密度化のために小面積にて必要
なキャパシタ容量を確保するには同一構造のセルの場合
、誘電体膜厚ｔｏｘを小さくする必要がある．しかし絶
縁耐圧の点から、上記シリコン熱酸化膜の極薄化にも限
度がある。そのため、トレンチキャパシタやスタックト
キャパシタなどのようにキャパシタ構造を３次元化する
ことにより小面積のセルにおいても、電極の面積を大き
くしてキャパシタ容量を確保している。しかし、それで
も電極の面積が６〜７μｍ２では、キャパシタ容量を３
０ｆＦ以上確保するためのシリコン酸化膜の膜厚として
、７〜８ｎｍ必要とする． このような極薄膜では絶縁耐圧不足や、更には膜厚制御
の困難性等、多くの問題がある。
順次積層して形戒したキャパシタを有する半導体装置に
関する． （ロ）従来の技術 従来、ダイナミックメモリ等、その回路中にキャパシタ
を有する半導体装置において、例えばプレーナ型メモリ
セルの場合、誘電体膜としては、シリコン基板を熱酸化
したシリコン酸化膜を用いてきた． しかしながら、キャパシタ容量は次式で表わされるため
、 Ｃｓ＝εｉ−Ｓ／ｔｏｘ （εｌ：誘電率、Ｓ：キャパシタ面積、ｔｏｘ：誘電体
膜厚）高４ＡＷｔ化、高密度化のために小面積にて必要
なキャパシタ容量を確保するには同一構造のセルの場合
、誘電体膜厚ｔｏｘを小さくする必要がある．しかし絶
縁耐圧の点から、上記シリコン熱酸化膜の極薄化にも限
度がある。そのため、トレンチキャパシタやスタックト
キャパシタなどのようにキャパシタ構造を３次元化する
ことにより小面積のセルにおいても、電極の面積を大き
くしてキャパシタ容量を確保している。しかし、それで
も電極の面積が６〜７μｍ２では、キャパシタ容量を３
０ｆＦ以上確保するためのシリコン酸化膜の膜厚として
、７〜８ｎｍ必要とする． このような極薄膜では絶縁耐圧不足や、更には膜厚制御
の困難性等、多くの問題がある。
そのため近年では、シリコン酸化膜の代わりにシリコン
酸化膜とシリコン窒化膜との組み合せが用いられ始めて
おり（１９８８年９月号日経マイクロデバイス第６５頁
）、更には高誘電体膜として、タンタル酸化膜が提案さ
れている．（ハ）発明が解決しようとする課題 しかしながら、前述のシリコン酸化膜とシリコン窒化膜
との組み合せでは誘電率が７となり、シリコン酸化膜の
誘電率（３〜４〉の２倍程度であるため、さらに？：５
集積化・高密度化を進める上で効果は少ない．一方、タ
ンタル酸化膜については誘電率が２０と大きいものの、
リーク電流が多いなどまだまだ問題点が多い． 従って、本発明は、斯る諸問題を解決したキャパシタ構
造を提供するものである． （二）課題を解決するための手段 本発明は、半導体装置内のキャパシタの誘電体膜として
、下層導電体膜上にチタン窒化膜、チタン酸化膜及びシ
リコン酸化膜を順次積層し、これら３層からなる絶縁膜
体積体を用いることを特徴とする． （ホ）作用 上記３層構造の誘電体膜を用いることで、絶縁耐圧が高
まり，かつリーク電流が小さくなる。又斯る誘電体膜は
１００程度の非常に高い誘電率を有するチタン酸化膜を
含んでいるので十分な容量を実現できる。
酸化膜とシリコン窒化膜との組み合せが用いられ始めて
おり（１９８８年９月号日経マイクロデバイス第６５頁
）、更には高誘電体膜として、タンタル酸化膜が提案さ
れている．（ハ）発明が解決しようとする課題 しかしながら、前述のシリコン酸化膜とシリコン窒化膜
との組み合せでは誘電率が７となり、シリコン酸化膜の
誘電率（３〜４〉の２倍程度であるため、さらに？：５
集積化・高密度化を進める上で効果は少ない．一方、タ
ンタル酸化膜については誘電率が２０と大きいものの、
リーク電流が多いなどまだまだ問題点が多い． 従って、本発明は、斯る諸問題を解決したキャパシタ構
造を提供するものである． （二）課題を解決するための手段 本発明は、半導体装置内のキャパシタの誘電体膜として
、下層導電体膜上にチタン窒化膜、チタン酸化膜及びシ
リコン酸化膜を順次積層し、これら３層からなる絶縁膜
体積体を用いることを特徴とする． （ホ）作用 上記３層構造の誘電体膜を用いることで、絶縁耐圧が高
まり，かつリーク電流が小さくなる。又斯る誘電体膜は
１００程度の非常に高い誘電率を有するチタン酸化膜を
含んでいるので十分な容量を実現できる。
（へ）実施例
本発明をスタックトキャバシタ構造に適用した実施例に
つき、図面を参照し、製造工程順に説明する． 第１図にて、（１）はシリコン基板、（２ ） （２
＋は夫々、ソース、ドレインとなる拡散領域、（３）は
シリコン酸化膜、（４）は、拡散領域＋２ １ （２
）と共にＭＯＳトランジスタを構成する多結晶シリコン
からなるゲート配線、｛５｝は他のＭＯＳトランジスタ
における同様のゲート配線、（６）は多結晶シリコンか
らなる、キャパシタの下層導電体膜である．斯る楕戒は
従来のものと同様である。
つき、図面を参照し、製造工程順に説明する． 第１図にて、（１）はシリコン基板、（２ ） （２
＋は夫々、ソース、ドレインとなる拡散領域、（３）は
シリコン酸化膜、（４）は、拡散領域＋２ １ （２
）と共にＭＯＳトランジスタを構成する多結晶シリコン
からなるゲート配線、｛５｝は他のＭＯＳトランジスタ
における同様のゲート配線、（６）は多結晶シリコンか
らなる、キャパシタの下層導電体膜である．斯る楕戒は
従来のものと同様である。
第２図にて、（７）はチタン窒化膜（ＴｉＮ）、（８）
はチタン酸化ＷＡ（ Ｔ ｉ Ｏ ２）である。前者の
ＪＩ５！（７）はＴｉターゲットを用い、アルゴンガス
と窒素ガスとの混合下でスパッタリングを行うことによ
り形成され、その膜厚は約５００園である．後者の膜（
８）は、上記のスパッタリング条件において、窒素ガス
の代りに酸素ガスを用いることにより得られ、その膜厚
は約５０ｇｌｍである．第３図にて、Ｃ２Ｆ６ガスを用
いたＲＩＥエッチングにより、チタン窒化ＩＩ５１（７
）及びチタン酸化膜｛８｝の不要部分が除去される． 第４図にて、（９）はシリコン酸化膜（ＳｉＯ２〉であ
り、斯る膜は、ジクロルシランガスと亜酸化窒素ガス＆
減圧下で反応させることにより得られ、その膜厚は２０
ａｍである． 第５図にて、第３図の場合と同様にして、シリコン酸化
１１９！（９１の不要部分が除去される．本工程におい
て，チタン窒化ＪＩ５Ｉ（７１、チタン酸化膜（８｝及
びシリコン酸化Ｊｌ！！！（９）がらなるキャパシタ用
誘電体ｆｉ （１０）が形成されたことになる．第６図
にて、（１ｌ）は多結晶シリコンからなる上層導電体膜
であり、これ自体は従来のものと同様である． 以上により，下層導電体（６）、誘電体膜（１０）及び
上層導電体（Ｉｌｌからなるキャパシタが得られ、その
後，必要に応じて、斯るキャパシタの上に絶縁膜を介し
て多層配線が施される． 上記実施例において形成されたキャパシタは、８μｍ２
程度の微小面積において、３．３■の電源電圧下でもキ
ャパシタ容量１２０ｆＦを確保でき、更にリーク電流も
５ Ｍ’／／ｃｍの電界下で、良好な値３．５Ｘ１０−
’＾／ｃｍ”を得られた．上記実施例において、下層導
電体１１５Ｈ６）として，ＴｉＳｉ２やＷＳｉ２等のシ
リサイドを用いることにより、電気抵抗の低減、更には
付着強度の向上を図ることができる。
はチタン酸化ＷＡ（ Ｔ ｉ Ｏ ２）である。前者の
ＪＩ５！（７）はＴｉターゲットを用い、アルゴンガス
と窒素ガスとの混合下でスパッタリングを行うことによ
り形成され、その膜厚は約５００園である．後者の膜（
８）は、上記のスパッタリング条件において、窒素ガス
の代りに酸素ガスを用いることにより得られ、その膜厚
は約５０ｇｌｍである．第３図にて、Ｃ２Ｆ６ガスを用
いたＲＩＥエッチングにより、チタン窒化ＩＩ５１（７
）及びチタン酸化膜｛８｝の不要部分が除去される． 第４図にて、（９）はシリコン酸化膜（ＳｉＯ２〉であ
り、斯る膜は、ジクロルシランガスと亜酸化窒素ガス＆
減圧下で反応させることにより得られ、その膜厚は２０
ａｍである． 第５図にて、第３図の場合と同様にして、シリコン酸化
１１９！（９１の不要部分が除去される．本工程におい
て，チタン窒化ＪＩ５Ｉ（７１、チタン酸化膜（８｝及
びシリコン酸化Ｊｌ！！！（９）がらなるキャパシタ用
誘電体ｆｉ （１０）が形成されたことになる．第６図
にて、（１ｌ）は多結晶シリコンからなる上層導電体膜
であり、これ自体は従来のものと同様である． 以上により，下層導電体（６）、誘電体膜（１０）及び
上層導電体（Ｉｌｌからなるキャパシタが得られ、その
後，必要に応じて、斯るキャパシタの上に絶縁膜を介し
て多層配線が施される． 上記実施例において形成されたキャパシタは、８μｍ２
程度の微小面積において、３．３■の電源電圧下でもキ
ャパシタ容量１２０ｆＦを確保でき、更にリーク電流も
５ Ｍ’／／ｃｍの電界下で、良好な値３．５Ｘ１０−
’＾／ｃｍ”を得られた．上記実施例において、下層導
電体１１５Ｈ６）として，ＴｉＳｉ２やＷＳｉ２等のシ
リサイドを用いることにより、電気抵抗の低減、更には
付着強度の向上を図ることができる。
（ト）発明の効果
本発明半導体装置のキャパシタ構造によれば、小面積か
つ比較的厚い膜で大きなキャパシタ容量が得られ、その
結果、ＩＡＷｔ度の向上や、半導装置製造プロセス上、
各種膜厚制御の容局化が図れる． ４．
つ比較的厚い膜で大きなキャパシタ容量が得られ、その
結果、ＩＡＷｔ度の向上や、半導装置製造プロセス上、
各種膜厚制御の容局化が図れる． ４．
第１図乃至第６図は本発明実施例を説明するための製造
工程別断面図である。
工程別断面図である。
Claims (1)
- （１）下層導電体膜、誘電体膜及び上層導電体膜を順次
積層して形成したキャパシタを有する半導体装置におい
て、上記誘電体膜は、上記下層導電体膜上に、チタン窒
化膜、チタン酸化膜及びシリコン酸化膜を順次積層した
ものであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163101A JPH0329355A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163101A JPH0329355A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329355A true JPH0329355A (ja) | 1991-02-07 |
Family
ID=15767193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163101A Pending JPH0329355A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329355A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493345A (en) * | 1993-03-08 | 1996-02-20 | Nec Corporation | Method for detecting a scene change and image editing apparatus |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
-
1989
- 1989-06-26 JP JP1163101A patent/JPH0329355A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493345A (en) * | 1993-03-08 | 1996-02-20 | Nec Corporation | Method for detecting a scene change and image editing apparatus |
| US11355613B2 (en) | 2002-08-12 | 2022-06-07 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11056569B2 (en) | 2002-08-12 | 2021-07-06 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10950707B2 (en) | 2002-08-12 | 2021-03-16 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11018237B2 (en) | 2002-08-12 | 2021-05-25 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11610974B2 (en) | 2011-11-23 | 2023-03-21 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11804533B2 (en) | 2011-11-23 | 2023-10-31 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
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| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US11462643B2 (en) | 2016-11-18 | 2022-10-04 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US12034078B2 (en) | 2016-11-18 | 2024-07-09 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
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