JPH032926A - Microsequence circuit - Google Patents
Microsequence circuitInfo
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Abstract
Description
【発明の詳細な説明】
し産業上の利用分野]
この発明は、マイクロシーケンス回路に関し、特に、情
報処理装置の動作を制御するために垂直型マイクロ命令
を利用するマイクロシーケンス回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microsequence circuit, and particularly to a microsequence circuit that uses vertical microinstructions to control the operation of an information processing device.
[従来の技術]
従来、この種の垂直型マイクロシーケンス回路では、制
御装置を動作させるためのマイクロコマンドが不足する
と、複数のマイクロ命令を実行することによりこの不足
を補っていた。[Prior Art] Conventionally, in this type of vertical microsequence circuit, when there is a shortage of microcommands for operating a control device, this shortage is compensated for by executing a plurality of microcommands.
[発明が解決しようとする課題]
上述した従来の垂直型マイクロシーケンス回路は、目的
とする動作を制御するために、一つのマイクロ命令で制
御しきれない場合、複数のマイクロ命令を実行するよう
になっているので、制御装置を制御するマイクロプログ
ラムの増加によるマイクロプログラム格納メモリの増加
と、処理ステツブ数の増加に伴う性能の低下という欠点
がある。[Problems to be Solved by the Invention] The above-described conventional vertical microsequence circuit is configured to execute multiple microinstructions when one microinstruction cannot control the desired operation. Therefore, there are drawbacks such as an increase in microprogram storage memory due to an increase in the number of microprograms that control the control device, and a decrease in performance due to an increase in the number of processing steps.
この発明の目的は、マイクロプログラム格納メモリの数
と処理ステップ数とを増加させずにマイクロコマンドを
増やすことができるマイクロコマンス回路を提供するこ
とである。An object of the present invention is to provide a microcommand circuit that can increase the number of microcommands without increasing the number of microprogram storage memories and the number of processing steps.
[課題を解決するための手段]
上記の目的を達成するために、この発明に係るマイクロ
シーケンス回路は、以下の特徴を有している。[Means for Solving the Problems] In order to achieve the above object, a microsequence circuit according to the present invention has the following features.
すなわち、この発明は、マイクロプログラミングによっ
て制御される情報処理装置を構成する制御装置のマイク
ロシーケンス回路において、マイクロプログラムを格納
するメモリと、前記メモリより読み出されるマイクロ命
令を格納する命令レジスタと、
前記命令レジスタに格納された前記マイクロ命令をデコ
ードし、第一のマイクロコマンドを発生する第一のデコ
ーダと、
前記制御装置で用意するデータを格納する命令拡張レジ
スタと、
前記命令拡張レジスタに格納されたデータから第二のマ
イクロコマンドを発生する第二のデコダと、
前記第一のマイクロコマンドに応じて、前記第二のデコ
ーダに対し第二のマイクロコマンドを発生するように指
示する指示フリップフロップとを有することを特徴とし
ている。That is, the present invention provides, in a microsequence circuit of a control device constituting an information processing device controlled by microprogramming, a memory that stores a microprogram, an instruction register that stores a microinstruction read from the memory, and the instruction. a first decoder that decodes the microinstruction stored in a register and generates a first microcommand; an instruction extension register that stores data prepared by the control device; and data stored in the instruction extension register. a second decoder that generates a second microcommand from a second microcommand; and an instruction flip-flop that instructs the second decoder to generate a second microcommand in response to the first microcommand. It is characterized by
[作用]
第一のデコーダで第一のマイクロコマンドを発生すると
、そのマイクロコマンドに応じて指示フリップフロップ
が動作し、命令拡張レジスタには、制御装置で用意した
データが格納される。命令拡張レジスタのデータからマ
イクロコマンドを発生するように、指示フリップフロッ
プが第二のデコーダに指示する。[Operation] When the first decoder generates the first microcommand, the instruction flip-flop operates in accordance with the microcommand, and data prepared by the control device is stored in the instruction extension register. An instruction flip-flop instructs the second decoder to generate a microcommand from the data in the instruction extension register.
以」二により、マイクロコマンドの数を増加させること
ができる。By the above, the number of microcommands can be increased.
[実施例] 次に、図面を参照してこの発明の詳細な説明する。[Example] Next, the present invention will be described in detail with reference to the drawings.
図面はこの発明の一実施例のマイクロシーケンス回路の
ブロック図であり、制御装置60内に設置されている。The drawing is a block diagram of a microsequence circuit according to an embodiment of the present invention, which is installed in a control device 60.
この実施例のマイクロシーケンス回路は、以下のものを
備えている。マイクロプログラムを格納するメモリ(C
3)1゜メモリ1より読み出されたマイクロ命令を格納
するレジスタ(MIR)2゜メモリ1の読み出すアドレ
スの次のアドレス(つまり、+1したアドレス)を発生
する加算器(+1)3゜加算器3の出力を格納するアド
レスレジスタ(MAR)4゜マイクロシーケンスにおい
て、飛び越し命令実行時または割り込み受は付けにより
、マイクロシーケンスが切り替えられたときの復帰アド
レスを格納するアドレススタックメモリ(RTA)5゜
飛び越し命令実行時に、飛び越し先アドレスを求める加
算器(±K)6゜割り込み信号を受は付けたとき、割り
込み可能/不可能の制御するとともに割り込み可能時の
割り込みアドレスを発生する割り込み制御回路7゜アド
レスレジスタ4、アドレススタックメモリ5、加算器6
、レジスタ2およびアドレスバス200からのアドレス
情報を受けるとともに、割り込み制御回路7からの指示
により、マイクロシーケンス制御のためのメモリ1のア
ドレス情報を切り替え制御する切り替え回路(MPX)
8゜レジスタ2に格納されたマイクロ命令よりマイクロ
コマンド(CMDA)50を発生する第一のデコーダ(
DECI)9゜制御装置60により用意されたデータを
格納する命令拡張レジスタ(EMIR)IQ。命令拡張
レジスタ10に格納されたデータよりマイクロコマンド
(CMDE)51を発生する第二のデコーダ(DEC2
)11゜マイクロコマンド(CMDA)50により制御
され、命令拡張レジスタ10に格納されたデータよりマ
イクロコマンド51の発生を許可/不許可する指示フリ
ップフロップ(F)12゜制御装置60の制御を行う上
での各種演算を行う演算回路20゜制御装置60の内部
のデータバス100゜
ここで、アドレスバス200も制御装置60の内部に存
在している。The microsequence circuit of this embodiment includes the following. Memory that stores microprograms (C
3) 1° Register (MIR) that stores the microinstruction read out from memory 1 2° Adder (+1) that generates the next address of the address to be read from memory 1 (that is, the address +1) 3° adder Address register (MAR) that stores the output of 3. 4° Address stack memory (RTA) that stores the return address when the microsequence is switched by executing a jump instruction or by accepting an interrupt in a 4° microsequence. 5° Jump Adder (±K) that obtains the jump destination address when executing an instruction 6° Interrupt control circuit that controls interrupt enable/disable when an interrupt signal is accepted and generates an interrupt address when interrupt is enabled 7° Address Register 4, address stack memory 5, adder 6
, a switching circuit (MPX) that receives address information from the register 2 and the address bus 200, and controls switching of address information in the memory 1 for microsequence control based on instructions from the interrupt control circuit 7.
8° A first decoder (which generates a microcommand (CMDA) 50 from the microinstruction stored in register 2)
DECI) 9° Instruction Extension Register (EMIR) IQ that stores data prepared by controller 60. A second decoder (DEC2) generates a microcommand (CMDE) 51 from the data stored in the instruction extension register 10.
) 11° An instruction flip-flop (F) which is controlled by a microcommand (CMDA) 50 and permits/disallows generation of a microcommand 51 based on data stored in the instruction extension register 10; An arithmetic circuit 20° for performing various calculations; a data bus 100° inside the control device 60; and an address bus 200 also inside the control device 60.
次に、この発明における動作制御について説明する。制
御装置60のある動作について、次の三つのオペレーシ
ョンを想定する。Next, operation control in this invention will be explained. Regarding a certain operation of the control device 60, the following three operations are assumed.
(1)オペレーションa;Aレジスタの内容トBレジス
タの内容とを演算し、その演算結果をCレジスタに人力
する。(1) Operation a; The contents of the A register and the contents of the B register are calculated, and the result of the calculation is manually input to the C register.
(2)オペレーションb=Dレジスタの内容をEレジス
タへ移送する。(2) Operation b=move the contents of the D register to the E register.
(3)オペレーションC:Cレジスタの内容をDレジス
タへ移送する。(3) Operation C: Transfer the contents of the C register to the D register.
レジスタ2に読み出されたマイクロ命令は、オペレーシ
ョンa、b、cを各々同時に処理するためのマイクロコ
マンドを発生するデータ幅がないため、従来の垂直型マ
イクロシーケンス回路では三つのオペレーションを順番
に行っていた。しかしながら、オペレーションaとbに
おいては、レジスタのリソースが競合することがないた
め、本来同時に実行してもよい。The microinstruction read into register 2 does not have the data width to generate microcommands to process operations a, b, and c simultaneously, so in conventional vertical microsequence circuits, the three operations are performed in sequence. was. However, since operations a and b do not conflict with each other for register resources, they may originally be executed simultaneously.
そこで、この発明では、次のようにしている。Therefore, in this invention, the following steps are taken.
命令拡張レジスタ10に、オペレーションbを行うため
のマイクロコマンドを発生するデータを格納し、レジス
タ2にオペレーションaを実行するマイクロ命令を格納
する。このとき、指示フリップフロップ12をセットす
るように指示がなされるとする(なお、オペレーション
aを実行する前のマイクロ命令で、指示フリップフロッ
プ12のセット指示を行うものとする)。すると、オペ
レーションaを実行するためのマイクロコマンド50が
第一のデコーダ9から送出されると同時に、オペレーシ
ョンbを実行するためのマイクロコマンド51が第二の
デコーダ11から送出され、オペレーションa、bが同
時に実行される。次に、オペレーションCを実行するわ
けだが、この実行はレジスタ2により行う。The instruction extension register 10 stores data for generating a microcommand for performing operation b, and the register 2 stores a microinstruction for executing operation a. At this time, it is assumed that an instruction is given to set the instruction flip-flop 12 (it is assumed that the instruction to set the instruction flip-flop 12 is given in a microinstruction before executing operation a). Then, a microcommand 50 for executing operation a is sent from the first decoder 9, and at the same time a microcommand 51 for executing operation b is sent from the second decoder 11, and operations a and b are executed simultaneously. Next, operation C is executed, and this execution is performed using register 2.
オペレーションaを実行するためのマイクロ命令には、
指示フリップフロップ12をリセットするための指示も
付加しておく。The microinstruction to execute operation a includes:
An instruction for resetting the instruction flip-flop 12 is also added.
従来は、オペレーションa、b、cを実行するための三
つのマイクロ命令とをレジスタに次々に格納して、三つ
のオペレーションを実行していた。Conventionally, three microinstructions for executing operations a, b, and c were stored in a register one after another to execute the three operations.
しかし、この実施例においては、命令拡張レジスタ10
、指示フリップフロップ12、第二のデコーダ11を制
御することにより、レジスタ2には、オペレーションa
SCに相当する二つのマイクロ命令を格納するだけです
む。However, in this embodiment, the instruction extension register 10
, the instruction flip-flop 12, and the second decoder 11, the register 2 stores the operation a.
It is only necessary to store two microinstructions corresponding to the SC.
この発明の一実施例の説明のために、簡単な三つのオペ
レーションを例にとって説明してきたが、もっと複雑な
制御の場合においても、競合するリソースがなければ、
複数のオペレーションを同様な方法にて、もっと少ない
オペレーションで実現できることは明白である。In order to explain one embodiment of this invention, three simple operations have been explained as an example, but even in the case of more complicated control, if there are no competing resources,
It is clear that multiple operations can be accomplished in a similar manner with fewer operations.
次に、命令拡張レジスタ10と指示フリップフロップ1
2との制御方式について詳細に説明する。Next, the instruction extension register 10 and the instruction flip-flop 1
The control method with 2 will be explained in detail.
命令拡張レジスタ10へのデータは、データバス]00
より供給する。あらかじめ制御装置60内のワークメモ
リ(図示せず)等に用意されたデータを順次、命令拡張
レジスタ10に格納させる指示は、レジスタ2に格納さ
れるマイクロ命令によって指示される。ある一定時間だ
け高性能な処理を行う必要があるときは次のようにする
。指示フリップフロップ12が、一定期間セットされた
後、リセットされるように、レジスタ2に格納されるマ
イクロ命令で指定する。これにより、この期間たけマイ
クロコマンドの増加が期待できる。指示フリップフロッ
プ12のリセットは、必ずしもマイクロコマンドにより
行う必要はない。ハードウェアの動作結果としてリセッ
トしてもよい。The data to the instruction extension register 10 is the data bus]00
supply more. An instruction to sequentially store data prepared in advance in a work memory (not shown) or the like in the control device 60 in the instruction extension register 10 is given by a microinstruction stored in the register 2. If you need to perform high-performance processing for a certain period of time, do the following: A microinstruction stored in the register 2 specifies that the instruction flip-flop 12 is reset after being set for a certain period of time. As a result, it is expected that the number of microcommands will increase during this period. The instruction flip-flop 12 does not necessarily need to be reset by a microcommand. It may also be reset as a result of a hardware operation.
[発明の効果]
以り説明したようにこの発明は、垂直型マイクロシーケ
ンス回路が持つ、1ステツプ当たりに発生させるマイク
ロコマンド数が少ないという欠点を、あらかじめ用意し
たデータを命令拡張レジスタに格納し、指示フリップフ
ロップにより、マイクロコマンドの設定制御を行い、発
生させるマイクロコマンドの数を増大させることにより
解決している。その結果、この発明は、マイクロプログ
ラム格納メモリの削減ができ、処理ステップ数も削減で
きる。これにより、マイクロシーケンス回路の価格を低
下させ、その性能を向上させることができるという効果
がある。[Effects of the Invention] As explained above, the present invention solves the disadvantage of vertical microsequence circuits in that the number of microcommands generated per one step is small, by storing previously prepared data in the instruction extension register. This problem is solved by controlling the setting of microcommands using an instruction flip-flop and increasing the number of microcommands to be generated. As a result, the present invention can reduce the microprogram storage memory and the number of processing steps. This has the effect of reducing the cost of the microsequence circuit and improving its performance.
図面はこの発明の一実施例のマイクロシーケンス回路の
ブロック図である。
1・・・マイクロプログラムを格納するメモリ2・・・
レジスタ(命令レジスタ)
9・・・第一のデコーダ
10・・・命令拡張レジスタ
11・・・第二のデコーダ
12・・・指示フリップフロップ
50・・・マイクロコマンド<”J−のマイクロコマン
ド)
51・・・マイクロコマンド(第二のマイクロコマンド
)
60・・・制御装置The drawing is a block diagram of a microsequence circuit according to an embodiment of the present invention. 1...Memory for storing microprograms 2...
Register (instruction register) 9...First decoder 10...Instruction extension register 11...Second decoder 12...Instruction flip-flop 50...Microcommand<"J-microcommand" 51 ...Microcommand (second microcommand) 60...Control device
Claims (1)
置を構成する制御装置のマイクロシーケンス回路におい
て、 マイクロプログラムを格納するメモリと、 前記メモリより読み出されるマイクロ命令を格納する命
令レジスタと、 前記命令レジスタに格納された前記マイクロ命令をデコ
ードし、第一のマイクロコマンドを発生する第一のデコ
ーダと、 前記制御装置で用意するデータを格納する命令拡張レジ
スタと、 前記命令拡張レジスタに格納されたデータから第二のマ
イクロコマンドを発生する第二のデコーダと、 前記第一のマイクロコマンドに応じて、前記第二のデコ
ーダに対し第二のマイクロコマンドを発生するように指
示する指示フリップフロップとを有することを特徴とす
るマイクロシーケンス回路。[Scope of Claim] A microsequence circuit of a control device constituting an information processing device controlled by microprogramming, comprising: a memory that stores a microprogram, an instruction register that stores a microinstruction read from the memory, and the instruction. a first decoder that decodes the microinstruction stored in a register and generates a first microcommand; an instruction extension register that stores data prepared by the control device; and data stored in the instruction extension register. a second decoder that generates a second microcommand from , and an instruction flip-flop that instructs the second decoder to generate a second microcommand in response to the first microcommand. A microsequence circuit characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13585089A JPH032926A (en) | 1989-05-31 | 1989-05-31 | Microsequence circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13585089A JPH032926A (en) | 1989-05-31 | 1989-05-31 | Microsequence circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH032926A true JPH032926A (en) | 1991-01-09 |
Family
ID=15161228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13585089A Pending JPH032926A (en) | 1989-05-31 | 1989-05-31 | Microsequence circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH032926A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2031281A2 (en) | 2007-08-31 | 2009-03-04 | Honda Motor Company Ltd. | Transmission control device of motorcycle |
-
1989
- 1989-05-31 JP JP13585089A patent/JPH032926A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2031281A2 (en) | 2007-08-31 | 2009-03-04 | Honda Motor Company Ltd. | Transmission control device of motorcycle |
US8140229B2 (en) | 2007-08-31 | 2012-03-20 | Honda Motor Co., Ltd. | Transmission control device of motorcycle |
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