JPH03290973A - 薄膜トランジスタメモリ - Google Patents
薄膜トランジスタメモリInfo
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- JPH03290973A JPH03290973A JP2092024A JP9202490A JPH03290973A JP H03290973 A JPH03290973 A JP H03290973A JP 2092024 A JP2092024 A JP 2092024A JP 9202490 A JP9202490 A JP 9202490A JP H03290973 A JPH03290973 A JP H03290973A
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Links
- 230000015654 memory Effects 0.000 title claims abstract description 214
- 239000010409 thin film Substances 0.000 title claims abstract description 134
- 239000010408 film Substances 0.000 claims abstract description 315
- 239000004065 semiconductor Substances 0.000 claims abstract description 91
- 230000006870 function Effects 0.000 claims abstract description 27
- 238000003860 storage Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 abstract description 22
- 238000009413 insulation Methods 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000010030 laminating Methods 0.000 abstract description 4
- 238000003475 lamination Methods 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 41
- 239000002184 metal Substances 0.000 description 41
- 238000000206 photolithography Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000011651 chromium Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- FIVPIPIDMRVLAY-UHFFFAOYSA-N aspergillin Natural products C1C2=CC=CC(O)C2N2C1(SS1)C(=O)N(C)C1(CO)C2=O FIVPIPIDMRVLAY-UHFFFAOYSA-N 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタメモリに関するものである。
最近、電気的に書込み、消去、読出しが可能なE2FR
OM等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。
OM等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。
この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ(以下メモリトランジスタという)と選択用の薄膜ト
ランジスタ(以下選択トランジスタという)とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、i型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ(以下メモリトランジスタという)と選択用の薄膜ト
ランジスタ(以下選択トランジスタという)とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、i型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。
第14図は前記従来の薄膜トランジスタメモリの等価回
路図であり、ここでは、1つのメモリトランジスタに対
して2つの選択トランジスタを備えた薄膜トランジスタ
メモリの等価回路を示している。
路図であり、ここでは、1つのメモリトランジスタに対
して2つの選択トランジスタを備えた薄膜トランジスタ
メモリの等価回路を示している。
第14図において、T1はメモリトランジスタ、T2は
メモリトランジスタT1の両側に配置された2つの選択
トランジスタであり、メモリトランジスタT、のソース
電極S1は一方の選択トランジスタT2のドレイン電極
D2に接続され、メモリトランジスタT1のドレイン電
極D1は他方の選択トランジスタT2のソース電極S2
に接続されている。そして、前記一方の選択トランジス
タT2のソース電極S2はトランジスタメモリのソース
電極S。とされ、他方の選択トランジスタT2のドレイ
ン電極D2はトランジスタメモリのドレイン電極り。と
されており、前記ソース電極Soは図示しないソースラ
インに接続され、前記ドレイン電極り。は図示しないド
レインラインに接続されている。またメモリトランジス
タT1のゲート電極G1は図示しない第1のゲートライ
ンに接続され、2つの選択トランジスタT2のゲート電
極G2は図示しない第2のゲートラインに共通接続され
ている。なお、前記第1および第2のゲートラインは多
数本平行に配線され、ソースラインおよびドレインライ
ンはゲートラインと直交させて多数本配線されており、
メモリトランジスタT1と選択トランジスタT2とによ
って構成される薄膜トランジスタメモリは、第1 第2
ゲートラインとソース、ドレインラインとの交差部にそ
れぞれ形成されている。
メモリトランジスタT1の両側に配置された2つの選択
トランジスタであり、メモリトランジスタT、のソース
電極S1は一方の選択トランジスタT2のドレイン電極
D2に接続され、メモリトランジスタT1のドレイン電
極D1は他方の選択トランジスタT2のソース電極S2
に接続されている。そして、前記一方の選択トランジス
タT2のソース電極S2はトランジスタメモリのソース
電極S。とされ、他方の選択トランジスタT2のドレイ
ン電極D2はトランジスタメモリのドレイン電極り。と
されており、前記ソース電極Soは図示しないソースラ
インに接続され、前記ドレイン電極り。は図示しないド
レインラインに接続されている。またメモリトランジス
タT1のゲート電極G1は図示しない第1のゲートライ
ンに接続され、2つの選択トランジスタT2のゲート電
極G2は図示しない第2のゲートラインに共通接続され
ている。なお、前記第1および第2のゲートラインは多
数本平行に配線され、ソースラインおよびドレインライ
ンはゲートラインと直交させて多数本配線されており、
メモリトランジスタT1と選択トランジスタT2とによ
って構成される薄膜トランジスタメモリは、第1 第2
ゲートラインとソース、ドレインラインとの交差部にそ
れぞれ形成されている。
この薄膜トランジスタメモリの書込み、消去読出しは次
のようにして行なわれる。
のようにして行なわれる。
第14図において、(a)は書込み時、(b)は消去時
、(c)は読出し時の電圧印加状態を示している。
、(c)は読出し時の電圧印加状態を示している。
まず書込みについて説明すると、書込み時は、第14図
(a)に示すように、ソース電極S。およびドレイン電
極り。を接地(GND)するとともに、選択トランジス
タT2のゲート電極G2にONm圧V。Nを印加し、メ
モリトランジスタT。
(a)に示すように、ソース電極S。およびドレイン電
極り。を接地(GND)するとともに、選択トランジス
タT2のゲート電極G2にONm圧V。Nを印加し、メ
モリトランジスタT。
のゲート電極G1に書込み電圧+VPを印加する。
このような電圧を印加すると、選択トランジスタT2が
オンし、メモリトランジスタT1のゲート電極G1とソ
ース、ドレイン電極St、D+ との間に書込み電圧+
vPがかかって、メモリトランジスタT1が書込み状態
(OFF状態)となる。
オンし、メモリトランジスタT1のゲート電極G1とソ
ース、ドレイン電極St、D+ との間に書込み電圧+
vPがかかって、メモリトランジスタT1が書込み状態
(OFF状態)となる。
また消去時は、第14図(b)に示すように、ソース電
極S。およびドレイン電極り。を接地(GND)すると
ともに、選択トランジスタT2のゲート電極G2にON
電圧V。Nを印加し、メモリトランジスタT1のゲート
電極G1に、書込み電圧子V、とは逆電位の消去電圧−
V、を印加する。このような電圧を印加すると、選択ト
ランジスタT2がオンし、メモリトランジスタT1のゲ
ート電極G1とソース、ドレイン電極S、、D。
極S。およびドレイン電極り。を接地(GND)すると
ともに、選択トランジスタT2のゲート電極G2にON
電圧V。Nを印加し、メモリトランジスタT1のゲート
電極G1に、書込み電圧子V、とは逆電位の消去電圧−
V、を印加する。このような電圧を印加すると、選択ト
ランジスタT2がオンし、メモリトランジスタT1のゲ
ート電極G1とソース、ドレイン電極S、、D。
との間に書込み電圧+V、と逆電位の電位差(Vp)が
生じて、メモリトランジスタT、が消去状態(ON状態
)となる。
生じて、メモリトランジスタT、が消去状態(ON状態
)となる。
一方、読出し時は、第14図(c)に示すように、メモ
リトランジスタT、のゲート電極G、とソース電極S。
リトランジスタT、のゲート電極G、とソース電極S。
を接地(GND)するとともに、選択トランジスタT2
のゲート電極G2にON電圧V。Nを印加し、ドレイン
電極り。に読出し電圧VDを印加する。このような電圧
を印加すると、メモリトランジスタT、が消去状態(O
N状態)であればドレイン電極り。からソース電極So
に電流が流れ、メモリトランジスタT1が書込み状態(
OFF状態)であれば前記電流は流れないため、ソース
電極S。からソースラインに流れる電流の有無に応じた
読出しデータが出力される。
のゲート電極G2にON電圧V。Nを印加し、ドレイン
電極り。に読出し電圧VDを印加する。このような電圧
を印加すると、メモリトランジスタT、が消去状態(O
N状態)であればドレイン電極り。からソース電極So
に電流が流れ、メモリトランジスタT1が書込み状態(
OFF状態)であれば前記電流は流れないため、ソース
電極S。からソースラインに流れる電流の有無に応じた
読出しデータが出力される。
なお、ここでは1つのメモリトランジスタT1に対して
2つの選択トランジスタT2を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、1つのメモリトランジスタに対して1つの選択トラ
ンジスタを備えているものもある。
2つの選択トランジスタT2を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、1つのメモリトランジスタに対して1つの選択トラ
ンジスタを備えているものもある。
しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、1つのトランジスタメモリの素
子面積(平面積)が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、1つのトランジスタメモリの素
子面積(平面積)が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。
しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。
本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容品に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容品に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。
本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極とこの下部ゲート電極を覆って
前記基板上に形成された電荷蓄積機能をもつ下部ゲート
絶縁膜とこの下部ゲート絶縁膜の上に形成された半導体
層とこの半導体層の両側部の上に形成されたソース、ド
レイン電極と、前記半導体層およびソース、ドレイン電
極の上に形成された電荷蓄積機能のない上部ゲト絶縁膜
とこの上部ゲート絶縁膜の上に形成された上部ゲート電
極とを備え、前記下部ゲート電極と下部ゲート絶縁膜と
半導体層およびソース。
成された下部ゲート電極とこの下部ゲート電極を覆って
前記基板上に形成された電荷蓄積機能をもつ下部ゲート
絶縁膜とこの下部ゲート絶縁膜の上に形成された半導体
層とこの半導体層の両側部の上に形成されたソース、ド
レイン電極と、前記半導体層およびソース、ドレイン電
極の上に形成された電荷蓄積機能のない上部ゲト絶縁膜
とこの上部ゲート絶縁膜の上に形成された上部ゲート電
極とを備え、前記下部ゲート電極と下部ゲート絶縁膜と
半導体層およびソース。
ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記下部ゲート電極は、前記基板上
に形成した下部ゲートラインの上に前記半導体層の一部
分に対向させて突出形成して、前記下部ゲート絶縁膜の
前記下部ゲート電極と対向する部分をメモリ領域とし、
前記上部ゲート絶縁膜は、前記基板上に前記下部ゲート
ラインを覆いかつ前記下部ゲート電極の上面を露出させ
る厚さに形成した平坦化絶縁膜の上に形成し、かつ前記
上部ゲート電極は前記半導体層の全体に対向させて形成
するとともに、前記上部ゲート絶縁膜を、前記半導体層
の全体を覆うF層絶縁膜とこの下層絶縁膜の表面全体に
形成されたエツチングストッパ用絶縁膜とこのエツチン
グストッパ用絶縁膜の上に前記メモリ領域に対応させて
形成された上層絶縁膜とからなる積層膜としたものであ
る。
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記下部ゲート電極は、前記基板上
に形成した下部ゲートラインの上に前記半導体層の一部
分に対向させて突出形成して、前記下部ゲート絶縁膜の
前記下部ゲート電極と対向する部分をメモリ領域とし、
前記上部ゲート絶縁膜は、前記基板上に前記下部ゲート
ラインを覆いかつ前記下部ゲート電極の上面を露出させ
る厚さに形成した平坦化絶縁膜の上に形成し、かつ前記
上部ゲート電極は前記半導体層の全体に対向させて形成
するとともに、前記上部ゲート絶縁膜を、前記半導体層
の全体を覆うF層絶縁膜とこの下層絶縁膜の表面全体に
形成されたエツチングストッパ用絶縁膜とこのエツチン
グストッパ用絶縁膜の上に前記メモリ領域に対応させて
形成された上層絶縁膜とからなる積層膜としたものであ
る。
すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものである。この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを積層
して構成したものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとで構成されるトランジス
タメモリの素子面積を小さくして集積度を上げることが
できるし、また前記半導体層およびソース、ドレイン電
極をメモリ用薄膜トランジスタと選択用薄膜トランジス
タとに共用しているため、少ない工程数で容品に製造す
ることができる。そして、この薄膜トランジス6′メモ
リにおいては、下部ゲート電極を、基板上に形成した下
部ゲートラインの上に半導体層の一部分に対向させて突
出形成して、下部ゲート絶縁膜の下部ゲート電極と対向
する部分をメモリ領域とするとともに、下部ゲートライ
ンの上に下部ゲート電極の上面を露出させる厚さに平坦
化絶縁膜を形成して、この平坦化絶縁膜の上に下部ゲー
ト絶縁膜を形成することにより、半導体層のメモリ領域
対応部分以外の部分と下部ゲートラインとの間の絶縁層
を、平坦化絶縁膜と下部ゲート絶縁膜とからなる厚膜と
し、さらに、半導体層と上部ゲート電極との間の上部ゲ
ート絶縁膜を、半導体層の全体を覆う下層絶縁膜とその
表面全体に形成したエツチングストッパ用絶縁膜とその
上に前記メモリ領域に対応させて形成した上層絶縁膜と
からなる積層膜とすることにより、この上部ゲート絶縁
膜の膜厚を半導体層のメモリ領域対応部分の上において
厚くしているため、半導体層の選択用薄膜トランジスタ
領域(下部ゲート絶縁膜のメモリ領域以外の領域に対応
する部分)とメモリ用薄膜トランジスタのゲート電極で
ある下部ゲート電極との間(下部ゲートラインとの間)
、および半導体層のメモリ用薄膜トランジスタ領域(下
部ゲート絶縁膜のメモリ領域に対応する部分)と選択用
薄膜トランジスタのゲート電極である上部ゲート電極と
の間をそれぞれ確実に絶縁分離することができる。した
がって、この薄膜トランジスタメモリlこよれば、選択
用薄膜トランジスタがメモリ用薄膜トランジスタのゲー
ト電極(下部ゲート電極)に印加するゲート電圧の影響
で誤動作することはなく、また、メモリ用薄膜トランジ
スタが選択用薄膜トランジスタのゲート電極(上部ゲー
ト電極)に印加するゲート電圧の影響で誤動作すること
もへいから、半導体層およびソース、ドレイン電極を共
用するメモリ用薄膜トランジスタと選択用薄膜トランジ
スタとを積層して構成したものでありながら、メモリ用
薄膜トランジスタと選択用薄膜トランジスタとをそれぞ
れ正常に動作させて安定した書込み、消去、読出しを行
なうことができる。
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものである。この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを積層
して構成したものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとで構成されるトランジス
タメモリの素子面積を小さくして集積度を上げることが
できるし、また前記半導体層およびソース、ドレイン電
極をメモリ用薄膜トランジスタと選択用薄膜トランジス
タとに共用しているため、少ない工程数で容品に製造す
ることができる。そして、この薄膜トランジス6′メモ
リにおいては、下部ゲート電極を、基板上に形成した下
部ゲートラインの上に半導体層の一部分に対向させて突
出形成して、下部ゲート絶縁膜の下部ゲート電極と対向
する部分をメモリ領域とするとともに、下部ゲートライ
ンの上に下部ゲート電極の上面を露出させる厚さに平坦
化絶縁膜を形成して、この平坦化絶縁膜の上に下部ゲー
ト絶縁膜を形成することにより、半導体層のメモリ領域
対応部分以外の部分と下部ゲートラインとの間の絶縁層
を、平坦化絶縁膜と下部ゲート絶縁膜とからなる厚膜と
し、さらに、半導体層と上部ゲート電極との間の上部ゲ
ート絶縁膜を、半導体層の全体を覆う下層絶縁膜とその
表面全体に形成したエツチングストッパ用絶縁膜とその
上に前記メモリ領域に対応させて形成した上層絶縁膜と
からなる積層膜とすることにより、この上部ゲート絶縁
膜の膜厚を半導体層のメモリ領域対応部分の上において
厚くしているため、半導体層の選択用薄膜トランジスタ
領域(下部ゲート絶縁膜のメモリ領域以外の領域に対応
する部分)とメモリ用薄膜トランジスタのゲート電極で
ある下部ゲート電極との間(下部ゲートラインとの間)
、および半導体層のメモリ用薄膜トランジスタ領域(下
部ゲート絶縁膜のメモリ領域に対応する部分)と選択用
薄膜トランジスタのゲート電極である上部ゲート電極と
の間をそれぞれ確実に絶縁分離することができる。した
がって、この薄膜トランジスタメモリlこよれば、選択
用薄膜トランジスタがメモリ用薄膜トランジスタのゲー
ト電極(下部ゲート電極)に印加するゲート電圧の影響
で誤動作することはなく、また、メモリ用薄膜トランジ
スタが選択用薄膜トランジスタのゲート電極(上部ゲー
ト電極)に印加するゲート電圧の影響で誤動作すること
もへいから、半導体層およびソース、ドレイン電極を共
用するメモリ用薄膜トランジスタと選択用薄膜トランジ
スタとを積層して構成したものでありながら、メモリ用
薄膜トランジスタと選択用薄膜トランジスタとをそれぞ
れ正常に動作させて安定した書込み、消去、読出しを行
なうことができる。
しかも本発明では、前記上部ゲート絶縁膜を、下層絶縁
膜の表面全体にエツチングストッパ用絶縁膜を形成しそ
の上に上層絶縁膜を形成した積層膜としているため、上
層絶縁膜を前記メモリ領域に対応する形状にバターニン
グするエツチング時に゛ト層絶縁膜がダメージを受ける
ことはなく、したがって、膜厚を半導体層のメモリ領域
対応部分の上において1v<シた前記上部ゲート絶縁膜
を歩留よく形成して、薄膜トランジスタメモリの信頼性
を向上させることができる。
膜の表面全体にエツチングストッパ用絶縁膜を形成しそ
の上に上層絶縁膜を形成した積層膜としているため、上
層絶縁膜を前記メモリ領域に対応する形状にバターニン
グするエツチング時に゛ト層絶縁膜がダメージを受ける
ことはなく、したがって、膜厚を半導体層のメモリ領域
対応部分の上において1v<シた前記上部ゲート絶縁膜
を歩留よく形成して、薄膜トランジスタメモリの信頼性
を向上させることができる。
以下、本発明の実施例を図面を参照して説明する。
第1図〜第1.Oは1は本発明の第コの実施例を示した
もので、第1図および第2図は薄膜トランジスタメモリ
の断面図および平面図である。
もので、第1図および第2図は薄膜トランジスタメモリ
の断面図および平面図である。
この薄膜トランジスタメモリの構造を説明すると、図中
]1はガラス等からなる絶縁性基板であり、この基板1
1上には下部ゲート電極GIOが形成さねでいる。この
下部ゲート電極GIOは、基板】1上に形成した下部ゲ
ートラインG L 、、の上に局部的に突出形成されて
おり、この下部ゲート電極G1oは、下部ゲートライン
GL、oと同し幅に、3000人の厚さに形成されてい
る。また、前記基板11上には、下部ゲートt4極G、
。の上面を除いて下部ゲートラインGL、。全体を覆う
平坦化絶縁膜12が形成されている。この平坦化絶縁#
!12は電荷蓄積機能のない絶縁膜からなっており、こ
の平坦化絶縁膜12は、その上面が下部ゲート電極GI
Oの上面とばぼ面一になる膜厚に形成されている。そし
て、この平坦化絶縁膜12の上には、前記下部ゲート電
極G1oを覆う下部ゲート絶縁膜13が、基板11のほ
ぼ全面にわたって形成されている。この下部ゲート絶縁
膜13はその上層部の全域に電荷蓄積機能をもたせたも
ので、この上部ゲート絶縁膜13は、電荷蓄積機能のな
い5iN(窒化シリコン)からなるf層絶縁膜13aの
上に、Si (シリコン)の組成比を多くして電荷蓄
積機能をもたせたSjNからなるメモリ性絶縁膜13b
を積層した二層膜となっている。
]1はガラス等からなる絶縁性基板であり、この基板1
1上には下部ゲート電極GIOが形成さねでいる。この
下部ゲート電極GIOは、基板】1上に形成した下部ゲ
ートラインG L 、、の上に局部的に突出形成されて
おり、この下部ゲート電極G1oは、下部ゲートライン
GL、oと同し幅に、3000人の厚さに形成されてい
る。また、前記基板11上には、下部ゲートt4極G、
。の上面を除いて下部ゲートラインGL、。全体を覆う
平坦化絶縁膜12が形成されている。この平坦化絶縁#
!12は電荷蓄積機能のない絶縁膜からなっており、こ
の平坦化絶縁膜12は、その上面が下部ゲート電極GI
Oの上面とばぼ面一になる膜厚に形成されている。そし
て、この平坦化絶縁膜12の上には、前記下部ゲート電
極G1oを覆う下部ゲート絶縁膜13が、基板11のほ
ぼ全面にわたって形成されている。この下部ゲート絶縁
膜13はその上層部の全域に電荷蓄積機能をもたせたも
ので、この上部ゲート絶縁膜13は、電荷蓄積機能のな
い5iN(窒化シリコン)からなるf層絶縁膜13aの
上に、Si (シリコン)の組成比を多くして電荷蓄
積機能をもたせたSjNからなるメモリ性絶縁膜13b
を積層した二層膜となっている。
なお、前記下層絶縁膜13aの膜厚は1900人、メモ
リ性絶縁膜13bの膜厚は100人である。
リ性絶縁膜13bの膜厚は100人である。
この下部ゲート絶縁膜13の上(メモリ性絶縁膜13b
の上)には、アモルファスシリコンまたはポリシリコン
からなるl型の半導体層14がトランジスタメモリの素
T形状に対応するパターンに形成されており、この半導
体層14の両側部の上には、n型半導体(n型不純物を
ドープしたアモルファスシリコンまたはポリシリコン)
からなるオーミックコンタクト層15を介して、ソース
電極Sとドレイン電極りが形成されている。この゛/−
ス電極Sおよびドレイン電極りはそれぞれ、下部ゲート
絶縁膜13の上に前記下部ゲートラインG L + o
と直交させて配線したソースラインSLおよびドレイン
ラインDLにつながっている。そして、前記半導体層1
4およびソース、ドレイン電極S、Dの上には、基板1
1のほぼ全面にわたって、電荷蓄積機能のない窒化シリ
コンからなる上部ゲート絶縁膜16が形成されている。
の上)には、アモルファスシリコンまたはポリシリコン
からなるl型の半導体層14がトランジスタメモリの素
T形状に対応するパターンに形成されており、この半導
体層14の両側部の上には、n型半導体(n型不純物を
ドープしたアモルファスシリコンまたはポリシリコン)
からなるオーミックコンタクト層15を介して、ソース
電極Sとドレイン電極りが形成されている。この゛/−
ス電極Sおよびドレイン電極りはそれぞれ、下部ゲート
絶縁膜13の上に前記下部ゲートラインG L + o
と直交させて配線したソースラインSLおよびドレイン
ラインDLにつながっている。そして、前記半導体層1
4およびソース、ドレイン電極S、Dの上には、基板1
1のほぼ全面にわたって、電荷蓄積機能のない窒化シリ
コンからなる上部ゲート絶縁膜16が形成されている。
この上部ゲート絶縁膜16の上には、上部ゲートライン
GL2oが上部ゲートラインG L + oと平行に配
線されており、この上部ゲートラインG L 20のう
ちの半導体層14上の部分は上部ゲート電極G2nとさ
れている。
GL2oが上部ゲートラインG L + oと平行に配
線されており、この上部ゲートラインG L 20のう
ちの半導体層14上の部分は上部ゲート電極G2nとさ
れている。
そして、前記下部ゲート電極GIOと、電荷蓄積機能を
もつ下部ゲート絶縁膜13と、半導体層】4およびソー
ス、ドレイン電極S、Dとは、逆スタガー型のメモリ用
薄膜トランジスタ(以下、メモリトランジスタという)
T+。を構成している。
もつ下部ゲート絶縁膜13と、半導体層】4およびソー
ス、ドレイン電極S、Dとは、逆スタガー型のメモリ用
薄膜トランジスタ(以下、メモリトランジスタという)
T+。を構成している。
また、このメモリトランジスタT1゜のゲート電極であ
る=下部ゲート電極G、。は、半導体層14のチャンネ
ル長方向の中央部(ソース、ドレイン電極SD間の中央
部)に対向させて、半導体層14のチャンネル長方向幅
のほぼ1/3の幅に形成されており、したがって上部ゲ
ート絶縁膜13は、下部ゲート電極GIQと対向する中
央部分だけがメモリ領域となっている。
る=下部ゲート電極G、。は、半導体層14のチャンネ
ル長方向の中央部(ソース、ドレイン電極SD間の中央
部)に対向させて、半導体層14のチャンネル長方向幅
のほぼ1/3の幅に形成されており、したがって上部ゲ
ート絶縁膜13は、下部ゲート電極GIQと対向する中
央部分だけがメモリ領域となっている。
−X、前記上部ゲート電極G2+)は、半導体層14の
全体に対向する電極とされており、この上部ゲート電極
G2oと半導体層14との間の上部ゲート絶縁膜16は
、下部ゲート絶縁膜13のメモリ領域(下部ゲート電極
G1oの対向部分)の上の部分と、ソース、ドレイン電
極S、Dのほぼ中央に対向する位置から外側の部分の膜
厚を厚くし、前記メモリ領域とソース電極Sとの間およ
びメモリ領域とドレイン電極りとの間の部分の膜厚をそ
れぞれ薄くした絶縁膜とされている。すなわち、この上
部ゲート絶縁膜16は、半導体層13の全体を覆う下層
絶縁膜16aとこの下層絶縁膜16aの表面全体に形成
されたエツチングストッパ用絶縁膜16bとこのエツチ
ングストッパ用絶縁膜16bの上に前記メモリ領域およ
びソース。
全体に対向する電極とされており、この上部ゲート電極
G2oと半導体層14との間の上部ゲート絶縁膜16は
、下部ゲート絶縁膜13のメモリ領域(下部ゲート電極
G1oの対向部分)の上の部分と、ソース、ドレイン電
極S、Dのほぼ中央に対向する位置から外側の部分の膜
厚を厚くし、前記メモリ領域とソース電極Sとの間およ
びメモリ領域とドレイン電極りとの間の部分の膜厚をそ
れぞれ薄くした絶縁膜とされている。すなわち、この上
部ゲート絶縁膜16は、半導体層13の全体を覆う下層
絶縁膜16aとこの下層絶縁膜16aの表面全体に形成
されたエツチングストッパ用絶縁膜16bとこのエツチ
ングストッパ用絶縁膜16bの上に前記メモリ領域およ
びソース。
ドレイン電極S、Dのほぼ中央から外側の部分にそれぞ
れ対応させて形成された上層絶縁膜16cとからなる積
層膜とされており、前記下層絶縁膜16aと上層絶縁膜
16cは例えば電荷蓄積機能のないSiNで形成され、
エツチングストッパ用絶縁膜16bは例えばAN20i
(アルミナ)で形成されている。また、下層絶縁膜16
aの膜厚は1900人、エツチングストッパ用絶縁膜1
6bの膜厚は100人、上層絶縁膜16cの膜厚は30
00人とされており、この−F部ゲート絶縁膜16の厚
膜部分(上層絶縁膜16aとエツチングストッパ用絶縁
膜16bと上層絶縁膜16cとからなる三層膜部分)の
膜厚は、半導体層14のメモリ領域対応部分に上部ゲー
ト電極G20からゲート電圧が印加されるのを防ぐのに
十分な膜厚(5000人)とされ、上部ゲート電極G2
oの薄膜部分(下層絶縁膜16aとエツチングストッパ
用絶縁膜16bとからなる二層膜部分)の膜厚は、半導
体層14に上部ゲート電極G20から十分なゲート電圧
を印加できる膜Jソ(2000人)とされている。なお
、この上部ゲート絶縁膜]6の膜厚部分は、ソース、ド
レインラインSL、DLの長さ方向における絶縁膜全長
に形成されている。
れ対応させて形成された上層絶縁膜16cとからなる積
層膜とされており、前記下層絶縁膜16aと上層絶縁膜
16cは例えば電荷蓄積機能のないSiNで形成され、
エツチングストッパ用絶縁膜16bは例えばAN20i
(アルミナ)で形成されている。また、下層絶縁膜16
aの膜厚は1900人、エツチングストッパ用絶縁膜1
6bの膜厚は100人、上層絶縁膜16cの膜厚は30
00人とされており、この−F部ゲート絶縁膜16の厚
膜部分(上層絶縁膜16aとエツチングストッパ用絶縁
膜16bと上層絶縁膜16cとからなる三層膜部分)の
膜厚は、半導体層14のメモリ領域対応部分に上部ゲー
ト電極G20からゲート電圧が印加されるのを防ぐのに
十分な膜厚(5000人)とされ、上部ゲート電極G2
oの薄膜部分(下層絶縁膜16aとエツチングストッパ
用絶縁膜16bとからなる二層膜部分)の膜厚は、半導
体層14に上部ゲート電極G20から十分なゲート電圧
を印加できる膜Jソ(2000人)とされている。なお
、この上部ゲート絶縁膜]6の膜厚部分は、ソース、ド
レインラインSL、DLの長さ方向における絶縁膜全長
に形成されている。
そして、前記メモリトランジスタT1oの上には、前記
半導体層14およびソース、ドレイン電極S。
半導体層14およびソース、ドレイン電極S。
DをメモリトランジスタT1oと共用する2つの選択用
薄膜トランジスタ(以下、選択トランジスタという)
T 20+ 72゜が形成されている。この2つの選択
トランジスタT 20+ T 2oは、前記半導体層1
4およびソース、ドレイン電極S、Dと、電荷蓄積機能
のない上部ゲート絶縁膜16と、上部ゲート電極G20
とで構成されたコブラナー型薄膜トランジスタであり、
一方の選択トランジスタT2゜は、半導体層14および
ソース、ドレイン電極S。
薄膜トランジスタ(以下、選択トランジスタという)
T 20+ 72゜が形成されている。この2つの選択
トランジスタT 20+ T 2oは、前記半導体層1
4およびソース、ドレイン電極S、Dと、電荷蓄積機能
のない上部ゲート絶縁膜16と、上部ゲート電極G20
とで構成されたコブラナー型薄膜トランジスタであり、
一方の選択トランジスタT2゜は、半導体層14および
ソース、ドレイン電極S。
Dと、上部ゲート絶縁膜16の一方の薄膜部分と、上部
ゲート電極G20とで構成され、他方の選択トランジス
タT20は、前記半導体7W14およびソース、ドレイ
ン電極S、Dと、上部ゲート絶縁膜16の他方の薄膜部
分と、上部ゲート電極G20とで構成されている。
ゲート電極G20とで構成され、他方の選択トランジス
タT20は、前記半導体7W14およびソース、ドレイ
ン電極S、Dと、上部ゲート絶縁膜16の他方の薄膜部
分と、上部ゲート電極G20とで構成されている。
この2つの選択トランジスタT 20+ T 2oは
、そのゲート電極(上部ゲート電極)G20を半導体層
14の全体に対向する電極としたことによってゲート側
で共通接続されており、また二の両選択トランジスタT
2..T2oは、そのソース、ドレイン電極S、Dをメ
モリトランジスタTloと共用したことによって、メモ
リトランジスタT1oと直列に接続されている。
、そのゲート電極(上部ゲート電極)G20を半導体層
14の全体に対向する電極としたことによってゲート側
で共通接続されており、また二の両選択トランジスタT
2..T2oは、そのソース、ドレイン電極S、Dをメ
モリトランジスタTloと共用したことによって、メモ
リトランジスタT1oと直列に接続されている。
さらに、前記上部ゲート絶縁膜16の選択トランジスタ
T 20+ 120を構成する2箇所の薄膜部分はそれ
ぞれ、下部ゲート絶縁膜13のメモリ領域に対応する膜
厚部分のチャンネル長方向の幅を下部ゲート電極GIO
のチャンネル長方向幅より小さくすることによって、下
部ゲート電極G、oの両側部にラップさせである。この
ようにしているのは、メモリトランジスタT、oと両選
択トランジスタT 2D、 T 2oとの電気的な接続
を確保するためであり、上部ゲート絶縁膜16の選択ト
ランジスタT、。、”r2nを構成する薄膜部分を下部
ゲート電極GIQにラップさせておけば、半導体層14
のメモリトランジスタT、。領域と選択トランジスタT
2゜領域との境界部(下部ゲート絶縁膜13のメモリ領
域に対応する部分の両側部)に、メモリトランジスタT
IUのゲート電極(下部ゲート電極)G+。
T 20+ 120を構成する2箇所の薄膜部分はそれ
ぞれ、下部ゲート絶縁膜13のメモリ領域に対応する膜
厚部分のチャンネル長方向の幅を下部ゲート電極GIO
のチャンネル長方向幅より小さくすることによって、下
部ゲート電極G、oの両側部にラップさせである。この
ようにしているのは、メモリトランジスタT、oと両選
択トランジスタT 2D、 T 2oとの電気的な接続
を確保するためであり、上部ゲート絶縁膜16の選択ト
ランジスタT、。、”r2nを構成する薄膜部分を下部
ゲート電極GIQにラップさせておけば、半導体層14
のメモリトランジスタT、。領域と選択トランジスタT
2゜領域との境界部(下部ゲート絶縁膜13のメモリ領
域に対応する部分の両側部)に、メモリトランジスタT
IUのゲート電極(下部ゲート電極)G+。
からも選択トランジスタT2..T、、のゲート電極(
上部ゲート電極)G2oからもゲート電圧を印加するこ
とができるから、メモリトランジスタT1゜と選択トラ
ンジスタT 2o、 T 2oとの両方をONさせたと
きに、半導体層14を介してドレイン電極りからソース
電極Sに電流が流れる。なお、この実施例では、上部ゲ
ート絶縁膜16のメモリ領域上の膜厚部分の幅を、下部
ゲート電極GIOの幅のほぼ1/2としているが、この
膜厚部分の幅は、F部ゲート電極G +oの幅量下であ
れば任意の幅でよく、要は、上部ゲート絶縁膜16の薄
膜部分が下部ゲート電極GIOの少なくとも側縁に対向
していればよい。
上部ゲート電極)G2oからもゲート電圧を印加するこ
とができるから、メモリトランジスタT1゜と選択トラ
ンジスタT 2o、 T 2oとの両方をONさせたと
きに、半導体層14を介してドレイン電極りからソース
電極Sに電流が流れる。なお、この実施例では、上部ゲ
ート絶縁膜16のメモリ領域上の膜厚部分の幅を、下部
ゲート電極GIOの幅のほぼ1/2としているが、この
膜厚部分の幅は、F部ゲート電極G +oの幅量下であ
れば任意の幅でよく、要は、上部ゲート絶縁膜16の薄
膜部分が下部ゲート電極GIOの少なくとも側縁に対向
していればよい。
第3図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。
まず、第3図(a)に示すように、基板11上にゲート
ラインG L 、、となる金属膜30を500人の1v
さに堆積させ、その上に下部ゲート電極G1゜となる金
属膜31を3000人の厚さに堆積させる。
ラインG L 、、となる金属膜30を500人の1v
さに堆積させ、その上に下部ゲート電極G1゜となる金
属膜31を3000人の厚さに堆積させる。
なお、下部ゲーh ′i+3極G l(lとなる上層の
金属膜3]はTa (タンタル)等で形成し、ゲート
ラインGL、。となる下層の金属膜30は、前記上層の
金属膜31とエツチングレートの異なる金属、例えばC
r (クロム)等で形成する。
金属膜3]はTa (タンタル)等で形成し、ゲート
ラインGL、。となる下層の金属膜30は、前記上層の
金属膜31とエツチングレートの異なる金属、例えばC
r (クロム)等で形成する。
次に、第3図(b)に示すように、前記上層の金属膜3
1をフォトリソグラフィ法によりバターニングして下部
ゲート電極GIOを形成し、次いで前記下層の金属膜3
0をフォトリソグラフィ法によりバターニングしてゲー
トラインG L lnを形成する。
1をフォトリソグラフィ法によりバターニングして下部
ゲート電極GIOを形成し、次いで前記下層の金属膜3
0をフォトリソグラフィ法によりバターニングしてゲー
トラインG L lnを形成する。
次に、第3図(C)に示すように、基板11上の全面に
SINまたはSOG (スピン・オン・ガラス)等から
なる平坦化絶縁膜12を下部ゲート電極GIOの膜厚(
3000人)より十分厚く(膜面がほぼ平坦になる厚さ
)に堆積または塗布する。
SINまたはSOG (スピン・オン・ガラス)等から
なる平坦化絶縁膜12を下部ゲート電極GIOの膜厚(
3000人)より十分厚く(膜面がほぼ平坦になる厚さ
)に堆積または塗布する。
次に、第3図(d)に示すように、この平坦化絶縁膜1
2をドライエツチングにより下部ゲート電極COOの上
面が露出するまでエツチングバックし、下部ゲート電極
G、。の上面を除いて下部ゲートラインG L 、、全
体を覆う平坦化絶縁膜12を形成する。
2をドライエツチングにより下部ゲート電極COOの上
面が露出するまでエツチングバックし、下部ゲート電極
G、。の上面を除いて下部ゲートラインG L 、、全
体を覆う平坦化絶縁膜12を形成する。
次に、第3図(e)に示すように、前記平坦化絶縁膜1
2および下部ゲート電極GIOの上に、下部ゲート絶縁
膜13の下層絶縁膜(電荷蓄積機能のないSiN膜)1
3aと、電荷蓄積機能をもつメモリ性絶縁膜(Siの組
成比を多くしたSiN膜)13bとを、1900人、1
00人の厚さに連続して順次堆積させて、この下層絶縁
膜13aとメモリ性絶縁膜13bとからなる二層の下部
ゲート絶縁膜13を形成し、その上に、i型アモルファ
スシリコンまたはi型ポリシリコンからなる半導体層1
4と、n型半導体(n型アモルファスシリコンまたはn
型ポリシリコン)からなるオーミックコンタクト層15
とを、1000人、250人の厚さに連続して順次堆積
させ、さらにその上に、Cr等からなるソース、ドレイ
ン電極用金属膜40を500人の埋さに堆積させる。
2および下部ゲート電極GIOの上に、下部ゲート絶縁
膜13の下層絶縁膜(電荷蓄積機能のないSiN膜)1
3aと、電荷蓄積機能をもつメモリ性絶縁膜(Siの組
成比を多くしたSiN膜)13bとを、1900人、1
00人の厚さに連続して順次堆積させて、この下層絶縁
膜13aとメモリ性絶縁膜13bとからなる二層の下部
ゲート絶縁膜13を形成し、その上に、i型アモルファ
スシリコンまたはi型ポリシリコンからなる半導体層1
4と、n型半導体(n型アモルファスシリコンまたはn
型ポリシリコン)からなるオーミックコンタクト層15
とを、1000人、250人の厚さに連続して順次堆積
させ、さらにその上に、Cr等からなるソース、ドレイ
ン電極用金属膜40を500人の埋さに堆積させる。
次に、前記ソース、ドレイン電極用金属膜40をフォト
リソグラフィ法によりバターニングして、第3図(f)
に示すように、前記ソース、ドレイン電極用金属膜40
からなるソース、ドレイン電極S、Dおよびソース、ド
レインラインSL。
リソグラフィ法によりバターニングして、第3図(f)
に示すように、前記ソース、ドレイン電極用金属膜40
からなるソース、ドレイン電極S、Dおよびソース、ド
レインラインSL。
DLを形成し、次いでオーミックコンタクト層15をソ
ース、ドレイン電極S、Dおよびソース7ドレインライ
ンSL、DLの形状にバターニングする。
ース、ドレイン電極S、Dおよびソース7ドレインライ
ンSL、DLの形状にバターニングする。
次に、第3図(g)に示すように、前記半導体層14を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタT+oを
構成する。なお、この半導体層14は、ソースラインS
LおよびドレインラインDLの下にもその全長にわたっ
て残る。
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタT+oを
構成する。なお、この半導体層14は、ソースラインS
LおよびドレインラインDLの下にもその全長にわたっ
て残る。
次に、第3図(h)に示すように、基板11土の全面に
、上部ゲート絶縁膜16の下層絶縁膜16aと、エツチ
ングストッパ用絶縁膜16bと、上層絶縁膜16cを、
1900人、100人、 3000人の厚さに堆積させ
る。
、上部ゲート絶縁膜16の下層絶縁膜16aと、エツチ
ングストッパ用絶縁膜16bと、上層絶縁膜16cを、
1900人、100人、 3000人の厚さに堆積させ
る。
次に、第3図(i)に示すように、前記上層絶縁膜16
cのうち、下部ゲート絶縁膜13のメモリ領域(下部ゲ
ート電極G、。の対同部分)とソース電極Sとの間およ
び前記メモリ領域とドレイン電極りとの間の部分をフォ
トリソグラフィ法によりエツチング除去し、前記メモリ
領域の上の部分とソース、ドレイン電極S、Dのほぼ中
央に対向する位置から外側の部分とを、下層絶縁膜16
aとエツチングストッパ用絶縁膜16bと上層絶縁膜1
6cとからなる三層膜部分構造の厚膜部分(膜厚500
0人)とし、前記メモリ領域とソース。
cのうち、下部ゲート絶縁膜13のメモリ領域(下部ゲ
ート電極G、。の対同部分)とソース電極Sとの間およ
び前記メモリ領域とドレイン電極りとの間の部分をフォ
トリソグラフィ法によりエツチング除去し、前記メモリ
領域の上の部分とソース、ドレイン電極S、Dのほぼ中
央に対向する位置から外側の部分とを、下層絶縁膜16
aとエツチングストッパ用絶縁膜16bと上層絶縁膜1
6cとからなる三層膜部分構造の厚膜部分(膜厚500
0人)とし、前記メモリ領域とソース。
ドレイン電極S、Dとの間の部分を、下層絶縁膜16a
とエツチングストッパ用絶縁膜16bとからなる二層膜
構造の薄膜部分(膜厚2000人)薄膜部分とした上部
ゲート絶縁膜16を形成する。この場合、前記上層絶縁
膜16cの除去部分をエツチングしても、このエツチン
グの進行はエツチングストッパ用絶縁膜16bによって
阻止されるから、土層絶縁膜16cをバターニングする
エツチング時に、下層絶縁膜16aがダメージを受ける
ことはなく、したがって、この上部ゲート絶縁膜16は
歩留よく形成することができる。
とエツチングストッパ用絶縁膜16bとからなる二層膜
構造の薄膜部分(膜厚2000人)薄膜部分とした上部
ゲート絶縁膜16を形成する。この場合、前記上層絶縁
膜16cの除去部分をエツチングしても、このエツチン
グの進行はエツチングストッパ用絶縁膜16bによって
阻止されるから、土層絶縁膜16cをバターニングする
エツチング時に、下層絶縁膜16aがダメージを受ける
ことはなく、したがって、この上部ゲート絶縁膜16は
歩留よく形成することができる。
次に、第3図(j)に示すように、前記上部ゲト絶縁膜
16の上にAll (アルミニウム)等の金属膜を40
00人の厚さに堆積させ、この金属膜をフォトリソグラ
フィ法によりバターニングし7て上部ケート電極G20
および上部ゲートラインGL20を形成して、2つの選
択トランジスタT20. T’2□、を構成し、薄膜
トランジスタメモリを完成する。
16の上にAll (アルミニウム)等の金属膜を40
00人の厚さに堆積させ、この金属膜をフォトリソグラ
フィ法によりバターニングし7て上部ケート電極G20
および上部ゲートラインGL20を形成して、2つの選
択トランジスタT20. T’2□、を構成し、薄膜
トランジスタメモリを完成する。
なお、この製造方法では、下部ゲート電極GIOと平坦
化絶縁膜12を第3図の(a)〜(d)に示した工程で
形成しているが、この下部ゲート市極G、。と平坦化絶
縁膜12は他の方法で形成することもできる。
化絶縁膜12を第3図の(a)〜(d)に示した工程で
形成しているが、この下部ゲート市極G、。と平坦化絶
縁膜12は他の方法で形成することもできる。
すなわち、第4図〜第9図は前記下部ゲート電極GIO
と平坦化絶縁膜12を形成する他の方法を示している。
と平坦化絶縁膜12を形成する他の方法を示している。
第4図に示す方法は、下部ゲート電極GIOおよび下部
ゲートラインGL、、を第4図(a)、(b)に示すよ
うに前述した方法で形成し、この後、第4図(C)に示
すように、基板11上の全面に、SIN等からなる平坦
化絶縁膜12を下部ゲート電極G、。と同じ膜厚(3(
100人)に堆積させ、次いで第4図(d)に示すよう
に、この平坦化絶縁膜12のF部ゲート電極GIoを覆
う部分をフォトリソグラフィ法によりエツチング除去し
て、下部ゲート電極G、。の上面を除いて下部ゲートラ
インGLlo全体を覆う平坦化絶縁膜1.2を形成する
方法である。
ゲートラインGL、、を第4図(a)、(b)に示すよ
うに前述した方法で形成し、この後、第4図(C)に示
すように、基板11上の全面に、SIN等からなる平坦
化絶縁膜12を下部ゲート電極G、。と同じ膜厚(3(
100人)に堆積させ、次いで第4図(d)に示すよう
に、この平坦化絶縁膜12のF部ゲート電極GIoを覆
う部分をフォトリソグラフィ法によりエツチング除去し
て、下部ゲート電極G、。の上面を除いて下部ゲートラ
インGLlo全体を覆う平坦化絶縁膜1.2を形成する
方法である。
また、第5図に示す方法は、まず第5図(a)に示すよ
うに、基板11上に、ゲートラインGL、oとなるCr
等の金属膜30と、下部ゲート電極G、。となるTa等
の金属膜31とを500人。
うに、基板11上に、ゲートラインGL、oとなるCr
等の金属膜30と、下部ゲート電極G、。となるTa等
の金属膜31とを500人。
3000人の厚さに堆積させ、この後、下層の金属膜3
0をフォトリングラフィ法によりバターニングしてゲー
トラインG L + oを形成してから、上層の金属膜
31をフォトリソグラフィ法により第5図(b)に示す
ようにバターニングして下部ゲート電極GIoを形成し
、次いてこの下部ゲート電極GIOの上のフォトレジス
ト(金属膜31のバターニングに使用したエツチングマ
スク)50を残したまま基板11上の全面にSiN等か
らなる平坦化絶縁H12を第5図(C)に示すように下
部ゲート電極GIOと同じ膜厚C3000人)に堆積さ
せ、この後に前記フォトレジスト50を剥離することに
より、このフォトレジスト50の上に堆積した絶縁II
!12をリフト・オフ除去して、第5図(d)に示すよ
うな平坦化絶縁膜12を形成する方法である。
0をフォトリングラフィ法によりバターニングしてゲー
トラインG L + oを形成してから、上層の金属膜
31をフォトリソグラフィ法により第5図(b)に示す
ようにバターニングして下部ゲート電極GIoを形成し
、次いてこの下部ゲート電極GIOの上のフォトレジス
ト(金属膜31のバターニングに使用したエツチングマ
スク)50を残したまま基板11上の全面にSiN等か
らなる平坦化絶縁H12を第5図(C)に示すように下
部ゲート電極GIOと同じ膜厚C3000人)に堆積さ
せ、この後に前記フォトレジスト50を剥離することに
より、このフォトレジスト50の上に堆積した絶縁II
!12をリフト・オフ除去して、第5図(d)に示すよ
うな平坦化絶縁膜12を形成する方法である。
さらに、第6図に示す方法は、まず第6図(a)に示す
ように、基板11上にゲートラインG L + 。
ように、基板11上にゲートラインG L + 。
となるCr等の金属膜を500人の厚さに堆積させ、こ
の金属膜をフォトリングラフィ法によりバターニングし
てゲートラインGL+oを形成した後、基板ll上の仝
而に、SIN等からなる平坦化絶縁膜12を、形成する
下部ゲート電極G1oの厚さ(3000人)に堆積させ
、この後、この平坦化絶縁膜12の下部ゲー)7fS極
形成領域に対応する部分をフォトリソグラフィ法により
第6図(b)に示すようにエツチング除去し、次いでこ
の平坦化絶縁膜12の土のフォトレジスト51を残した
まま、第6図(C)に示すように下部ゲート電極G 、
、1となるTa等の金属膜31を3000人の厚さに堆
積させて、平坦化絶縁膜]2のエツチング除去部分に露
出しているゲートラインGL、。の上に堆積した金属膜
31で下部ゲート電極G1oを形成し、この後、前記フ
ォトレジスト51を剥離することにより、このフォトレ
ジスト51の上に堆積した金属膜31をリフト・オフ除
去して、第6図(d)に示すように下部ゲート電極GI
Oを完成する方法である。
の金属膜をフォトリングラフィ法によりバターニングし
てゲートラインGL+oを形成した後、基板ll上の仝
而に、SIN等からなる平坦化絶縁膜12を、形成する
下部ゲート電極G1oの厚さ(3000人)に堆積させ
、この後、この平坦化絶縁膜12の下部ゲー)7fS極
形成領域に対応する部分をフォトリソグラフィ法により
第6図(b)に示すようにエツチング除去し、次いでこ
の平坦化絶縁膜12の土のフォトレジスト51を残した
まま、第6図(C)に示すように下部ゲート電極G 、
、1となるTa等の金属膜31を3000人の厚さに堆
積させて、平坦化絶縁膜]2のエツチング除去部分に露
出しているゲートラインGL、。の上に堆積した金属膜
31で下部ゲート電極G1oを形成し、この後、前記フ
ォトレジスト51を剥離することにより、このフォトレ
ジスト51の上に堆積した金属膜31をリフト・オフ除
去して、第6図(d)に示すように下部ゲート電極GI
Oを完成する方法である。
また、第7図に示す方法は、下部ゲート電極G1,1を
二層の金属膜で形成する方法であり、下部ゲート電極G
1oと・14坦化絶縁膜12は次のようにして形成する
。まず第7図(a)に示すように、基板11上にゲート
ラインG L toとなるCr等の金属膜30を500
人の厚さに堆積させ、その上に下部ゲート電極G、。の
下層部を構成するTa等の第1の金属膜を2000人の
厚さに堆積させる。次に第7図(b)に示すように、こ
の第1金属膜′31aをフォトリソグラフィ法により下
部ゲート電極G l(lの形状にバターニングし、次い
でその下の金属膜30をフォトリソグラフィ法によりパ
タニングしてゲートラインG L 、oを形成する。次
に第7図(c)に示すように、基板1]上の全面に、S
iN等からなる平坦化絶縁p!に12を、形成する下部
ケート電極GIOの絶層(3000λ)と同じ膜厚に堆
積させる。次に、この平坦化絶縁膜12の下部ゲート電
極形成領域に対応する部分をフォトリソグラフィ法によ
り第7図(d)に示すようにエツチング除去し、次いで
この平坦化絶縁膜12の上のフォトレジスト52を残し
たまま、第7図(e)に示すように下部ゲート電極G、
。の上層部を構成するTj (チタン)等の第2の金
属膜31bを1000人の厚さに堆積させて、−平坦化
絶縁膜12のエツチング除去部分に堆積した第2金属膜
31bとその下の前記第2金属膜31aとにより総厚さ
3000人の下部ゲート電極GIOを形成する。
二層の金属膜で形成する方法であり、下部ゲート電極G
1oと・14坦化絶縁膜12は次のようにして形成する
。まず第7図(a)に示すように、基板11上にゲート
ラインG L toとなるCr等の金属膜30を500
人の厚さに堆積させ、その上に下部ゲート電極G、。の
下層部を構成するTa等の第1の金属膜を2000人の
厚さに堆積させる。次に第7図(b)に示すように、こ
の第1金属膜′31aをフォトリソグラフィ法により下
部ゲート電極G l(lの形状にバターニングし、次い
でその下の金属膜30をフォトリソグラフィ法によりパ
タニングしてゲートラインG L 、oを形成する。次
に第7図(c)に示すように、基板1]上の全面に、S
iN等からなる平坦化絶縁p!に12を、形成する下部
ケート電極GIOの絶層(3000λ)と同じ膜厚に堆
積させる。次に、この平坦化絶縁膜12の下部ゲート電
極形成領域に対応する部分をフォトリソグラフィ法によ
り第7図(d)に示すようにエツチング除去し、次いで
この平坦化絶縁膜12の上のフォトレジスト52を残し
たまま、第7図(e)に示すように下部ゲート電極G、
。の上層部を構成するTj (チタン)等の第2の金
属膜31bを1000人の厚さに堆積させて、−平坦化
絶縁膜12のエツチング除去部分に堆積した第2金属膜
31bとその下の前記第2金属膜31aとにより総厚さ
3000人の下部ゲート電極GIOを形成する。
この後は、前記フォトレジスト52を剥離することによ
り、このフォトレジスト52の上に堆積した第2金属膜
31 bをリフト・オフ除去して、第7図(f)に示す
ように下部ゲート電極GIOを完成する。
り、このフォトレジスト52の上に堆積した第2金属膜
31 bをリフト・オフ除去して、第7図(f)に示す
ように下部ゲート電極GIOを完成する。
また、第8図に示す方法は、まず第8図(a)に示すよ
うに、基板11上にゲートラインG L 、。
うに、基板11上にゲートラインG L 、。
となるCr等の金属膜を500人の厚さに堆積させ、こ
の金属膜をフォトリソグラフィ法によりバターニングし
てゲートラインG L 、、を形成した後、基板11上
の全面にSiN等からなる平坦化絶縁膜12を下部ゲー
ト電極GIOの厚さ(8000人)に堆積させて、この
平坦化絶縁膜12の下部ゲート電極形成領域に対応する
部分をフォトリソグラフィ法により第8図(b)に示す
ようにエツチング除去し、この後、無電界メツキ法また
は電解メツキ法により、平坦化絶縁膜12のエツチング
除去部分に露出しているゲートラインG L + oの
上に金属(例えば無電界メツキの場合はN1等)を30
00人の厚さに析出させて、第8図(C)に示すように
下部ゲート電極G、。を形成する方法である。
の金属膜をフォトリソグラフィ法によりバターニングし
てゲートラインG L 、、を形成した後、基板11上
の全面にSiN等からなる平坦化絶縁膜12を下部ゲー
ト電極GIOの厚さ(8000人)に堆積させて、この
平坦化絶縁膜12の下部ゲート電極形成領域に対応する
部分をフォトリソグラフィ法により第8図(b)に示す
ようにエツチング除去し、この後、無電界メツキ法また
は電解メツキ法により、平坦化絶縁膜12のエツチング
除去部分に露出しているゲートラインG L + oの
上に金属(例えば無電界メツキの場合はN1等)を30
00人の厚さに析出させて、第8図(C)に示すように
下部ゲート電極G、。を形成する方法である。
一方、第9図に示す方法は、平坦化絶縁膜12を金属酸
化物で形成する方法であり、下部ゲート電極G、。と平
坦化絶縁膜12は次のようにして形成する。まず第9図
(a)に示すように、基板11上に、ゲートラインGL
、oとなるCr等の金属膜30と、下部ゲート電極G、
。となるTa′Sの金属膜3]とを500人、3000
人の厚さに堆積さゼ−1この両金属膜30.31をフォ
トリソグラフィ法によりゲートラインGL、。の形状に
バター二〕/グする。次に、第9図(b)に示すように
、上層の金属膜31の下部ゲート電極G、。となる部分
c・上をフォトレジスト53でマスクし、この状態で」
二層の金属膜31を陽極酸化して、この金属膜31の下
部ゲート電極G、。となる部分以外の全域を、金属酸化
物(金属膜31がTaの場合はTa20q)からなる平
坦化絶縁膜12とし、この後フォトレジスト53を剥離
して、第9図(C)に示すように下部ゲート電極COO
と平坦化絶縁膜12とを完成する。
化物で形成する方法であり、下部ゲート電極G、。と平
坦化絶縁膜12は次のようにして形成する。まず第9図
(a)に示すように、基板11上に、ゲートラインGL
、oとなるCr等の金属膜30と、下部ゲート電極G、
。となるTa′Sの金属膜3]とを500人、3000
人の厚さに堆積さゼ−1この両金属膜30.31をフォ
トリソグラフィ法によりゲートラインGL、。の形状に
バター二〕/グする。次に、第9図(b)に示すように
、上層の金属膜31の下部ゲート電極G、。となる部分
c・上をフォトレジスト53でマスクし、この状態で」
二層の金属膜31を陽極酸化して、この金属膜31の下
部ゲート電極G、。となる部分以外の全域を、金属酸化
物(金属膜31がTaの場合はTa20q)からなる平
坦化絶縁膜12とし、この後フォトレジスト53を剥離
して、第9図(C)に示すように下部ゲート電極COO
と平坦化絶縁膜12とを完成する。
なお、これら第4図〜第9図の方法で下部ゲート電極G
1oと平坦化絶縁膜]2を形成する場合も、これ以後は
、第3図の(e)〜(j)に示した工程で薄膜トランジ
スタメモリを製造する。
1oと平坦化絶縁膜]2を形成する場合も、これ以後は
、第3図の(e)〜(j)に示した工程で薄膜トランジ
スタメモリを製造する。
第10図は前記薄膜トランジスタメモリの等価回路図で
あり、この薄膜トランジスタメモリは、1つの薄膜トラ
ンジスタの中に、メモリトランジスタT、。と2つの選
択トランジスタT2o、T2oとを積層して形成した構
成となっている。なお、第10図では1つの薄膜トラン
ジスタメモリの等価回路を示しているが、この薄膜トラ
ンジスタメモリは、下部ゲートラインCzoおよび上部
ゲートラインG20とソース、ドレインラインSL、D
Lとの交差部にそれぞれ形成されている。
あり、この薄膜トランジスタメモリは、1つの薄膜トラ
ンジスタの中に、メモリトランジスタT、。と2つの選
択トランジスタT2o、T2oとを積層して形成した構
成となっている。なお、第10図では1つの薄膜トラン
ジスタメモリの等価回路を示しているが、この薄膜トラ
ンジスタメモリは、下部ゲートラインCzoおよび上部
ゲートラインG20とソース、ドレインラインSL、D
Lとの交差部にそれぞれ形成されている。
この薄膜トランジスタメモリの書込み、消去。
読出しは次のようにして行なわれる。
第10図において、(a)は書込み時、(b)は消去時
、(C)は読出し時の電圧印加状態を示している。
、(C)は読出し時の電圧印加状態を示している。
まず書込みについて説明すると、書込み時は、第10図
(a)に示すように、ソース電極Sおよびドレイン電極
りを接地(C;ND)するとともに、選択トランジスタ
T 2o+ T 2oのゲート電極G20にON電圧V
。Nを印加し、メモリトランジスタT、。
(a)に示すように、ソース電極Sおよびドレイン電極
りを接地(C;ND)するとともに、選択トランジスタ
T 2o+ T 2oのゲート電極G20にON電圧V
。Nを印加し、メモリトランジスタT、。
のゲート電極GIOに書込み電圧子VPを印加する。
このような電圧を印加すると、2つの選択トランジスタ
T20+ T 20がオンし、メモリトランジスタT1
oのゲート電極G、。とソース、ドレイン電極SDとの
間に書込み電圧+■Pかがかってト部ゲート絶縁膜13
のメモリ領域(メモリ性絶縁股13bのゲート電極Gl
(+対向部)に電荷がトラップされ、メモリトランジス
タTloが書込み状態(OFF状態)となる。
T20+ T 20がオンし、メモリトランジスタT1
oのゲート電極G、。とソース、ドレイン電極SDとの
間に書込み電圧+■Pかがかってト部ゲート絶縁膜13
のメモリ領域(メモリ性絶縁股13bのゲート電極Gl
(+対向部)に電荷がトラップされ、メモリトランジス
タTloが書込み状態(OFF状態)となる。
また消去時は、第10図(b)に示すように、6ソース
電極Sおよびドレイン電極りを接地(GND)するとと
もに、選択トランジスタT2Llのゲート電極G20に
ON電圧VONを印加し、メモリトランジスタTIOの
ゲート電極GIOに、書込み電圧+V、とは逆電位の消
去電圧−■、を印加する。このような電圧を印加すると
、選択トランジスタT 20+ T 2oがオンし、
メモリトランジスタTIOのゲート電極G1oとソース
、ドレイン電極S。
電極Sおよびドレイン電極りを接地(GND)するとと
もに、選択トランジスタT2Llのゲート電極G20に
ON電圧VONを印加し、メモリトランジスタTIOの
ゲート電極GIOに、書込み電圧+V、とは逆電位の消
去電圧−■、を印加する。このような電圧を印加すると
、選択トランジスタT 20+ T 2oがオンし、
メモリトランジスタTIOのゲート電極G1oとソース
、ドレイン電極S。
Dとの間に書込み電圧+vPと逆電位の電位差(−V、
)が生じて下部ゲート絶縁膜13のメモリ領域にトラッ
プされている電荷が放出され、メモリトランジスタTI
Dが消去状態(ON状8)となる。
)が生じて下部ゲート絶縁膜13のメモリ領域にトラッ
プされている電荷が放出され、メモリトランジスタTI
Dが消去状態(ON状8)となる。
一方、読出し時は、第10図(C)に示すように、メモ
リトランジスタT1oのゲート電極GIOとソース電極
Sを接地(GND)するとともに、選択トランジスタT
2o、T2oのゲート電極G20にON電圧V。Nを印
加し、ドレイン電極りに読出し電圧VDを印加する。こ
のような電圧を印加すると、メモリトランジスタTIO
が消去状態(ON状態)であればドレイン電極りからソ
ース電極Sに電流が流れ、メモリトランジスタTIoが
書込み状態(OFF状態)であれば前記電流は流れない
ため、ソース電極Sからソースラインに流れる電流の有
無に応じた読出しデータが出力される。
リトランジスタT1oのゲート電極GIOとソース電極
Sを接地(GND)するとともに、選択トランジスタT
2o、T2oのゲート電極G20にON電圧V。Nを印
加し、ドレイン電極りに読出し電圧VDを印加する。こ
のような電圧を印加すると、メモリトランジスタTIO
が消去状態(ON状態)であればドレイン電極りからソ
ース電極Sに電流が流れ、メモリトランジスタTIoが
書込み状態(OFF状態)であれば前記電流は流れない
ため、ソース電極Sからソースラインに流れる電流の有
無に応じた読出しデータが出力される。
すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極GIOと電荷蓄積機能をもつ下部ゲート絶縁膜13
と半導体層14およびソース、ドレイン電極S、Dとを
積層して構成したメモリトランジスタT1oの上に、電
荷蓄積機能のない上部ゲート絶縁W!116と上部ゲー
ト電極G20とを積層して、前記半導体層14およびソ
ース、ドレイン電極S、DをメモリトランジスタT1o
と共用する2つの選択トランジスタT2o、T2oを構
成したものである。
電極GIOと電荷蓄積機能をもつ下部ゲート絶縁膜13
と半導体層14およびソース、ドレイン電極S、Dとを
積層して構成したメモリトランジスタT1oの上に、電
荷蓄積機能のない上部ゲート絶縁W!116と上部ゲー
ト電極G20とを積層して、前記半導体層14およびソ
ース、ドレイン電極S、DをメモリトランジスタT1o
と共用する2つの選択トランジスタT2o、T2oを構
成したものである。
そして、この薄膜トランジスタメモリは、メモリトラン
ジスタT1oと選択用薄膜トランジスタT2o、T2o
とを積層して構成したものであるから、メモリトランジ
スタTIOと選択トランジスタT 20+T2oとで構
成されるトランジスタメモリの素子面積を小さくして集
積度を上げることができる。またこの薄膜トランジスタ
メモリでは、前記半導体層14およびソース、ドレイン
電極S、DをメモリトランジスタT1oと選択トランジ
スタT 20+T2oとに共用しているため、前述した
ような少ない工程数で容易に製造することができる。
ジスタT1oと選択用薄膜トランジスタT2o、T2o
とを積層して構成したものであるから、メモリトランジ
スタTIOと選択トランジスタT 20+T2oとで構
成されるトランジスタメモリの素子面積を小さくして集
積度を上げることができる。またこの薄膜トランジスタ
メモリでは、前記半導体層14およびソース、ドレイン
電極S、DをメモリトランジスタT1oと選択トランジ
スタT 20+T2oとに共用しているため、前述した
ような少ない工程数で容易に製造することができる。
そして、この薄膜トランジスタメモリにおいては、上部
ゲート電極G、。を、基板11上に形成した下部ゲート
ラインG L 、、の上に半導体層14の一部分に対向
させて突出形成して、上部ゲート絶縁膜13の上部ゲー
ト電極G、。と対向する部分をメモリ領域とするととも
に、下部ゲートラインG L 、、の上に下部ゲート電
極GIOの上面を露出させる厚さに平坦化絶縁膜12を
形成して、この平坦化絶縁膜12の上にF部ゲート絶縁
膜13を形成することにより、半導体層14のメモリ領
域対応部分以外の部分と下部ゲートラインGL、。との
間の絶縁層を、平坦化絶縁膜12と下部ゲート絶縁膜]
3とからなる厚膜とし、さらに、半導体層14と上部ゲ
ート電極G20との間の上部ゲート絶縁膜16を、半導
体層14の全体を覆う下層絶縁M 16 aとその表面
全体に形成したエツチングストッパ用絶縁膜16bとそ
の上に前記メモリ領域に対応させて形成した上層絶縁膜
16Cとからなる積層膜とすることにより、この上部ゲ
ート絶縁膜16の膜厚を半導体層14のメモリ領域対応
部分の上において厚くしているため、半導体層14の選
択トランジスタT20領域とメモリトランジスタT、。
ゲート電極G、。を、基板11上に形成した下部ゲート
ラインG L 、、の上に半導体層14の一部分に対向
させて突出形成して、上部ゲート絶縁膜13の上部ゲー
ト電極G、。と対向する部分をメモリ領域とするととも
に、下部ゲートラインG L 、、の上に下部ゲート電
極GIOの上面を露出させる厚さに平坦化絶縁膜12を
形成して、この平坦化絶縁膜12の上にF部ゲート絶縁
膜13を形成することにより、半導体層14のメモリ領
域対応部分以外の部分と下部ゲートラインGL、。との
間の絶縁層を、平坦化絶縁膜12と下部ゲート絶縁膜]
3とからなる厚膜とし、さらに、半導体層14と上部ゲ
ート電極G20との間の上部ゲート絶縁膜16を、半導
体層14の全体を覆う下層絶縁M 16 aとその表面
全体に形成したエツチングストッパ用絶縁膜16bとそ
の上に前記メモリ領域に対応させて形成した上層絶縁膜
16Cとからなる積層膜とすることにより、この上部ゲ
ート絶縁膜16の膜厚を半導体層14のメモリ領域対応
部分の上において厚くしているため、半導体層14の選
択トランジスタT20領域とメモリトランジスタT、。
のゲート電極である下部ゲート電極G、。との間(下部
ゲートラインGL、。との間)、および半導体層]4の
メモリトランジスタT、L+領域(下部ゲート絶縁膜1
3のメモリ領域に対応する部分)と選択トランジスタT
2o、 T2.のゲート電極である上部ゲート電極G2
oとの間をそれぞれ確実に絶縁分離することができる。
ゲートラインGL、。との間)、および半導体層]4の
メモリトランジスタT、L+領域(下部ゲート絶縁膜1
3のメモリ領域に対応する部分)と選択トランジスタT
2o、 T2.のゲート電極である上部ゲート電極G2
oとの間をそれぞれ確実に絶縁分離することができる。
したがって、この薄膜トランジスタメモリによれば、選
択トランジスタT10がメモリトランジスタTloのゲ
ート電極(下部ゲート電極)Gooに印加するゲート電
圧の影響でご;動作することはなく、また、メモリトラ
ンジスタT、。が選択トランジスタT20 T0nの
ゲート電極(上部ゲート電極)G20に印加するゲート
電圧の影響で誤動作することもないから、半導体層14
およびソース、ドレイン電極S、Dを共用するメモリト
ランジスタT1oと選択トランジスタT 、o、 T
zuとを積層して構成したものでありながら、メモリト
ランジスタT1oと選択トランジスタT 2o、 T
2oとをそれぞれ正常に動作させて安定した書込み、消
去、読出しを行なうことができる。
択トランジスタT10がメモリトランジスタTloのゲ
ート電極(下部ゲート電極)Gooに印加するゲート電
圧の影響でご;動作することはなく、また、メモリトラ
ンジスタT、。が選択トランジスタT20 T0nの
ゲート電極(上部ゲート電極)G20に印加するゲート
電圧の影響で誤動作することもないから、半導体層14
およびソース、ドレイン電極S、Dを共用するメモリト
ランジスタT1oと選択トランジスタT 、o、 T
zuとを積層して構成したものでありながら、メモリト
ランジスタT1oと選択トランジスタT 2o、 T
2oとをそれぞれ正常に動作させて安定した書込み、消
去、読出しを行なうことができる。
しかもこの薄膜トランジスタメモリでは、前記上部ゲー
ト絶縁膜16を、下層絶縁膜16aの表面全体にエツチ
ングストッパ用絶縁膜16bを形成しその上に上層絶縁
膜16cを形成した積層膜としているため、上層絶縁膜
16を前記メモリ領域に対応する形状にパターニングす
るエツチング時に上層絶縁膜16aがダメージを受ける
ことはなく、したがって、膜厚を半導体層14のメモリ
領域対応部分の上において厚くした上部ゲート絶縁膜1
6を歩留よく形成して、薄膜トランジスタメモリの信頼
性を向上させることができる。
ト絶縁膜16を、下層絶縁膜16aの表面全体にエツチ
ングストッパ用絶縁膜16bを形成しその上に上層絶縁
膜16cを形成した積層膜としているため、上層絶縁膜
16を前記メモリ領域に対応する形状にパターニングす
るエツチング時に上層絶縁膜16aがダメージを受ける
ことはなく、したがって、膜厚を半導体層14のメモリ
領域対応部分の上において厚くした上部ゲート絶縁膜1
6を歩留よく形成して、薄膜トランジスタメモリの信頼
性を向上させることができる。
また、この薄膜トランジスタメモリでは、上部ゲート絶
縁膜16のソース、ドレイン電極S、 Dのほぼ中央
に対向する位置から外側の部分の膜厚膜厚くシているた
め、上部ゲート電極G2゜とソース、ドレイン電極S、
Dとの間の絶縁耐圧も十分である。
縁膜16のソース、ドレイン電極S、 Dのほぼ中央
に対向する位置から外側の部分の膜厚膜厚くシているた
め、上部ゲート電極G2゜とソース、ドレイン電極S、
Dとの間の絶縁耐圧も十分である。
なお、前記実施例の薄膜トランジスタメモリは、1つの
メモリトランジスタT、。に対して2つの選択トランジ
スタT20を備えたものであるが、本発明は、1つのメ
モリトランジスタに対して1つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。
メモリトランジスタT、。に対して2つの選択トランジ
スタT20を備えたものであるが、本発明は、1つのメ
モリトランジスタに対して1つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。
第11図〜第13図は本発明の第2の実施例を示してい
る。この実施例の薄膜トランジスタメモリは、1つのメ
モリトランジスタT1oに対して1つの選択トランジス
タT2oを備えたもので、第11図および第12図は薄
膜トランジスタメモリの断面図および平面図であり、第
13図は薄膜トランジスタメモリの等価回路図である。
る。この実施例の薄膜トランジスタメモリは、1つのメ
モリトランジスタT1oに対して1つの選択トランジス
タT2oを備えたもので、第11図および第12図は薄
膜トランジスタメモリの断面図および平面図であり、第
13図は薄膜トランジスタメモリの等価回路図である。
この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタ710のゲート電極である下部ゲート電極G、。
ジスタ710のゲート電極である下部ゲート電極G、。
を、基板11上に形成した下部ゲートラインGLIoの
上に半導体層14の一部分に対向させて突出形成して、
下部ゲート絶縁膜13の下部ゲート電極GIOと対向す
る部分をメモリ領域とし、下部ゲート絶縁膜13は、基
板11上に下部ゲートラインGL1oを覆いかつ下部ゲ
ート電極G1oの上面を露出させる厚さに形成した平坦
化絶縁膜12の上に形成し、かつ選択トランジスタT2
oのゲート電極である上部ゲート電極G20は半導体層
14の全体に対向させて形成するとともに、上部ゲート
絶縁膜16を、半導体層14の全体を覆う下層絶縁膜1
6aとその表面全体に形成したエツチングストッパ用絶
縁膜16bとその上に前記メモリ領域に対応させて形成
した上層絶縁膜16cとからなる積層膜とすることによ
り、この上部ゲート絶縁膜16の膜厚を前記メモリ領域
に対応する部分の上において厚くしたもので、メモリト
ランジスタT1oは、下部ゲート電極C’IOと、下部
ゲート絶縁膜13と、半導体層14およびソス、ドレイ
ン電極S、Dとによって構成され、選択トランジスタT
2oは、前記半導体層14およびソース、ドレイン電極
S、Dと、上部ゲート絶縁膜16の薄膜部分と、上部ゲ
ート電極G20とによって構成されている。
上に半導体層14の一部分に対向させて突出形成して、
下部ゲート絶縁膜13の下部ゲート電極GIOと対向す
る部分をメモリ領域とし、下部ゲート絶縁膜13は、基
板11上に下部ゲートラインGL1oを覆いかつ下部ゲ
ート電極G1oの上面を露出させる厚さに形成した平坦
化絶縁膜12の上に形成し、かつ選択トランジスタT2
oのゲート電極である上部ゲート電極G20は半導体層
14の全体に対向させて形成するとともに、上部ゲート
絶縁膜16を、半導体層14の全体を覆う下層絶縁膜1
6aとその表面全体に形成したエツチングストッパ用絶
縁膜16bとその上に前記メモリ領域に対応させて形成
した上層絶縁膜16cとからなる積層膜とすることによ
り、この上部ゲート絶縁膜16の膜厚を前記メモリ領域
に対応する部分の上において厚くしたもので、メモリト
ランジスタT1oは、下部ゲート電極C’IOと、下部
ゲート絶縁膜13と、半導体層14およびソス、ドレイ
ン電極S、Dとによって構成され、選択トランジスタT
2oは、前記半導体層14およびソース、ドレイン電極
S、Dと、上部ゲート絶縁膜16の薄膜部分と、上部ゲ
ート電極G20とによって構成されている。
なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタT2oを1つとしただけで、基本的な構成は
前記第1の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。
ランジスタT2oを1つとしただけで、基本的な構成は
前記第1の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。
また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第1の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。
消去、読出しは、第1の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。
本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。
ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものである。この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容易に製造することができる。そして
、この薄膜トランジスタメモリにおいては、下部ゲート
電極を、基板上に形成した下部ゲートラインの上に半導
体層の一部分に対向させて突出形成して、下部ゲート絶
縁膜の下部ゲート電極と対向する部分をメモリ領域とす
るとともに、下部ゲートラインの上に下部ゲート電極の
上面を露出させる厚さに平坦化絶縁膜を形成して、この
平坦化絶縁膜の上に下部ゲート絶縁膜を形成することに
より、半導体層のメモリ領域対応部分以外の部分と下部
ゲートラインとの間の絶縁層を、平坦化絶縁膜と下部ゲ
ート絶縁膜とからなる厚膜とし、さらに、半導体層と上
部ゲート電極との間の上部ゲート絶縁膜を、半導体層の
全体を覆う下層絶縁膜とその表面全体に形成したエツチ
ングストッパ用絶縁膜とその上に前記メモリ領域に対応
させて形成した上層絶縁膜とからなる積層膜とすること
により、この上部ゲート絶縁膜の膜厚を半導体層のメモ
リ領域対応部分の上において厚くしているため、半導体
層の選択用薄膜トランジスタ領域(下部ゲート絶縁膜の
メモリ領域以外の領域に対応する部分)とメモリ用薄膜
トランジスタのゲート電極である下部ゲート電極との間
(下部ゲートラインとの間)、および半導体層のメモリ
用薄膜トランジスタ領域(下部ゲート絶縁膜のメモリ領
域に対応する部分)と選択用薄膜トランジスタのゲート
電極である上部ゲート電極との間をそれぞれ確実に絶縁
分離することができる。
択用薄膜トランジスタを構成したものである。この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容易に製造することができる。そして
、この薄膜トランジスタメモリにおいては、下部ゲート
電極を、基板上に形成した下部ゲートラインの上に半導
体層の一部分に対向させて突出形成して、下部ゲート絶
縁膜の下部ゲート電極と対向する部分をメモリ領域とす
るとともに、下部ゲートラインの上に下部ゲート電極の
上面を露出させる厚さに平坦化絶縁膜を形成して、この
平坦化絶縁膜の上に下部ゲート絶縁膜を形成することに
より、半導体層のメモリ領域対応部分以外の部分と下部
ゲートラインとの間の絶縁層を、平坦化絶縁膜と下部ゲ
ート絶縁膜とからなる厚膜とし、さらに、半導体層と上
部ゲート電極との間の上部ゲート絶縁膜を、半導体層の
全体を覆う下層絶縁膜とその表面全体に形成したエツチ
ングストッパ用絶縁膜とその上に前記メモリ領域に対応
させて形成した上層絶縁膜とからなる積層膜とすること
により、この上部ゲート絶縁膜の膜厚を半導体層のメモ
リ領域対応部分の上において厚くしているため、半導体
層の選択用薄膜トランジスタ領域(下部ゲート絶縁膜の
メモリ領域以外の領域に対応する部分)とメモリ用薄膜
トランジスタのゲート電極である下部ゲート電極との間
(下部ゲートラインとの間)、および半導体層のメモリ
用薄膜トランジスタ領域(下部ゲート絶縁膜のメモリ領
域に対応する部分)と選択用薄膜トランジスタのゲート
電極である上部ゲート電極との間をそれぞれ確実に絶縁
分離することができる。
したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用NBAトランジスタの
ゲート電極(下部ゲート電極)に印加するゲート電圧の
影響で誤動作することはなく、また、メモリ用薄膜トラ
ンジスタが選択用薄膜トランジスタのゲート電極(上部
ゲート電極)に印加するゲート電圧の影響で誤動作する
こともないから、半導体層およびソース、ドレイン電極
を共用するメモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとを積層して構成したものでありながら、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタとをそ
れぞれ正常に動作させて安定した書込み、消去、読出し
を行なうことかできる。しかも本発明では、前記上部ゲ
ート絶縁膜を、下層絶縁膜の表面全体にエツチングスト
ッパ用絶縁膜を形成しその上に上層絶縁膜を形成した積
層膜としているため、上層絶縁膜を前記メモリ領域に対
応する形状にパターニングするエツチング時に下層絶縁
膜がダメージを受けることはなく、したがって、膜W、
を半導体層のメモリ領域対応部分の上において厚くした
前記上部ゲート絶縁膜を歩留よく形成して、薄膜トラン
ジスタメモリの信頼性を向上させることができる。
択用薄膜トランジスタがメモリ用NBAトランジスタの
ゲート電極(下部ゲート電極)に印加するゲート電圧の
影響で誤動作することはなく、また、メモリ用薄膜トラ
ンジスタが選択用薄膜トランジスタのゲート電極(上部
ゲート電極)に印加するゲート電圧の影響で誤動作する
こともないから、半導体層およびソース、ドレイン電極
を共用するメモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとを積層して構成したものでありながら、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタとをそ
れぞれ正常に動作させて安定した書込み、消去、読出し
を行なうことかできる。しかも本発明では、前記上部ゲ
ート絶縁膜を、下層絶縁膜の表面全体にエツチングスト
ッパ用絶縁膜を形成しその上に上層絶縁膜を形成した積
層膜としているため、上層絶縁膜を前記メモリ領域に対
応する形状にパターニングするエツチング時に下層絶縁
膜がダメージを受けることはなく、したがって、膜W、
を半導体層のメモリ領域対応部分の上において厚くした
前記上部ゲート絶縁膜を歩留よく形成して、薄膜トラン
ジスタメモリの信頼性を向上させることができる。
第1図〜第10図は本発明の第1の実施例を示したもの
で、第1図および第2図は薄膜トランジスタメモリの断
面図および平面図、第3図は薄膜成力法を示す工程図、
第10図は薄膜トランジスタメモリの等価回路図である
。第11図〜第13図は本発明の第2の実施例を示した
もので、第11図および第12図は薄膜トランジスタメ
モリの断面図および平面図、第13図は薄膜トランジス
タメモリの等価101路図である。第14図は従来の薄
膜トランジスタメモリの等価回路図である。 〕1・・・基板、Tlo・・・メモリ用薄膜トランジス
タ、T2o・選択用薄膜トランジスタ、CL、。・・下
部ゲートライン、Glo・・・下部ゲート電極、12・
・平坦化絶縁膜、13・・・下部ゲート絶縁膜、14・
・・半導体層、15・・・オーミックコンタクト層、S
・・ソース電極、D・・ドレイン電極、16・・・上部
ゲート絶縁膜、16a・・・下層絶縁膜、16b・・エ
ツチングストッパ用絶縁膜、16c・・・上層絶縁膜、
G2Q・・上部ゲート電極。
で、第1図および第2図は薄膜トランジスタメモリの断
面図および平面図、第3図は薄膜成力法を示す工程図、
第10図は薄膜トランジスタメモリの等価回路図である
。第11図〜第13図は本発明の第2の実施例を示した
もので、第11図および第12図は薄膜トランジスタメ
モリの断面図および平面図、第13図は薄膜トランジス
タメモリの等価101路図である。第14図は従来の薄
膜トランジスタメモリの等価回路図である。 〕1・・・基板、Tlo・・・メモリ用薄膜トランジス
タ、T2o・選択用薄膜トランジスタ、CL、。・・下
部ゲートライン、Glo・・・下部ゲート電極、12・
・平坦化絶縁膜、13・・・下部ゲート絶縁膜、14・
・・半導体層、15・・・オーミックコンタクト層、S
・・ソース電極、D・・ドレイン電極、16・・・上部
ゲート絶縁膜、16a・・・下層絶縁膜、16b・・エ
ツチングストッパ用絶縁膜、16c・・・上層絶縁膜、
G2Q・・上部ゲート電極。
Claims (1)
- 絶縁性基板上に形成された下部ゲート電極と、この下部
ゲート電極を覆って前記基板上に形成された電荷蓄積機
能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
上に形成された半導体層とこの半導体層の両側部の上に
形成されたソース、ドレイン電極と、前記半導体層およ
びソース、ドレイン電極の上に形成された電荷蓄積機能
のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の上
に形成された上部ゲート電極とを備え、前記下部ゲート
電極と下部ゲート絶縁膜と半導体層およびソース、ドレ
イン電極とでメモリ用薄膜トランジスタを構成し、前記
半導体層およびソース、ドレイン電極と上部ゲート絶縁
膜と上部ゲート電極とで選択用薄膜トランジスタを構成
するとともに、前記下部ゲート電極は、前記基板上に形
成した下部ゲートラインの上に前記半導体層の一部分に
対向させて突出形成して、前記下部ゲート絶縁膜の前記
下部ゲート電極と対向する部分をメモリ領域とし、前記
下部ゲート絶縁膜は、前記基板上に前記下部ゲートライ
ンを覆いかつ前記下部ゲート電極の上面を露出させる厚
さに形成した平坦化絶縁膜の上に形成し、かつ前記上部
ゲート電極は前記半導体層の全体に対向させて形成する
とともに、前記上部ゲート絶縁膜を、前記半導体層の全
体を覆う下層絶縁膜と、この下層絶縁膜の表面全体に形
成されたエッチングストッパ用絶縁膜と、このエッチン
グストッパ用絶縁膜の上に前記メモリ領域に対応させて
形成された上層絶縁膜とからなる積層膜としたことを特
徴とする薄膜トランジスタメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2092024A JPH03290973A (ja) | 1990-04-09 | 1990-04-09 | 薄膜トランジスタメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2092024A JPH03290973A (ja) | 1990-04-09 | 1990-04-09 | 薄膜トランジスタメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03290973A true JPH03290973A (ja) | 1991-12-20 |
Family
ID=14042968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2092024A Pending JPH03290973A (ja) | 1990-04-09 | 1990-04-09 | 薄膜トランジスタメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03290973A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358162B1 (ko) * | 1995-02-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 박막트랜지스터제조방법 |
JP2018166219A (ja) * | 2009-10-21 | 2018-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-04-09 JP JP2092024A patent/JPH03290973A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358162B1 (ko) * | 1995-02-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 박막트랜지스터제조방법 |
JP2018166219A (ja) * | 2009-10-21 | 2018-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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