JPH03289783A - Recording disk reproducing device - Google Patents
Recording disk reproducing deviceInfo
- Publication number
- JPH03289783A JPH03289783A JP2090872A JP9087290A JPH03289783A JP H03289783 A JPH03289783 A JP H03289783A JP 2090872 A JP2090872 A JP 2090872A JP 9087290 A JP9087290 A JP 9087290A JP H03289783 A JPH03289783 A JP H03289783A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- spindle motor
- variable delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 25
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 239000000284 extract Substances 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 230000015654 memory Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Rotational Drive Of Disk (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオディスクプレーヤ等の記録円盤再生装
置の時間軸補正回路の、時間軸補正手段の初期リセット
動作に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an initial reset operation of time axis correction means in a time axis correction circuit of a recording disc playback device such as a video disc player.
従来の技術
近年、記録円盤再生装置は、ビデオディスクプレーヤ等
として民生分野にも広く応用されている。2. Description of the Related Art In recent years, recording disc playback devices have been widely applied in the consumer field as video disc players and the like.
今後は、安価で高性能な記録円盤再生装置の導入が望ま
れる。In the future, it is desirable to introduce inexpensive and high-performance recording disc playback devices.
記録円盤再生装置、特にビデオディスクプレーヤにおい
ては時間軸補正回路によシ、ディスク偏心等で発生する
高周波のジッタ成分を取シ除かないと、再生画面に色が
着かなかったシ、色むらを発生したりするので、時間軸
補正回路が必要となる。近年では、メモリ等のディジタ
ル素子が安価に入手できる等の理由にニジ、ディジタル
可変遅延素子（ＦＩＦＯ）を用いた時間軸補正回路も導
入されている。In recording disk playback devices, especially video disk players, unless the time axis correction circuit removes high-frequency jitter components caused by disc eccentricity, the playback screen will not be colored or color unevenness will occur. A time axis correction circuit is required. In recent years, time base correction circuits using digital variable delay elements (FIFOs) have been introduced because digital elements such as memories are available at low cost.
以下、ビデオディスクプレーヤを一例として図面を参照
しながら上述した従来の記録円盤再生装置の例を説明す
る。Hereinafter, an example of the above-mentioned conventional recording disk reproducing apparatus will be explained with reference to the drawings, taking a video disk player as an example.
第４図は、従来例の記録円盤再生装置の構成を示すブロ
ック図である。図において１はビデオディスク、２はピ
ックアップ、３は映像信号復調回路、４は水平同期分離
回路、６は基準同期発生回路、６は第１の位相比較器、
７は第１のループフィルタ、８はスピンドルドライバ、
９はスピンドルモータ、１ｏはＡ／Ｄ変換器、１１はデ
ィジタル可変遅延素子、１２はＤ／Ａ変換器、１３は端
子、１４はカラーバースト分離回路、１５は第２の位相
比較器、１６は第２のループフィルタ、１７はＶＣＯ（
電圧制御可変周波数発振回路）、１８は分周器、１９は
固定周波数発振器、２ｏは書き込みアドレスポインタ、
２１は読みだしアドレスポインタ、２２はアドレスポイ
ンタリセット回路である。FIG. 4 is a block diagram showing the configuration of a conventional recording disk reproducing apparatus. In the figure, 1 is a video disk, 2 is a pickup, 3 is a video signal demodulation circuit, 4 is a horizontal synchronization separation circuit, 6 is a reference synchronization generation circuit, 6 is a first phase comparator,
7 is a first loop filter, 8 is a spindle driver,
9 is a spindle motor, 1o is an A/D converter, 11 is a digital variable delay element, 12 is a D/A converter, 13 is a terminal, 14 is a color burst separation circuit, 15 is a second phase comparator, 16 is a The second loop filter, 17 is the VCO (
18 is a frequency divider, 19 is a fixed frequency oscillator, 2o is a write address pointer,
21 is a read address pointer, and 22 is an address pointer reset circuit.
以上のように構成された従来の記録円盤再生装置につい
て、以下にその動作の説明をする。The operation of the conventional recording disk reproducing apparatus configured as described above will be explained below.
第４図において、ビデオディスク１に記録された信号を
ピックアップ２が電気信号に変換する。In FIG. 4, a pickup 2 converts signals recorded on a video disc 1 into electrical signals.
ピックアップ２の出力は、映像信号復調回路３によりコ
ンポジットビデオ信号に復調され、Ａ／Ｄ変換器１０で
８ビツトのディジタル信号に変換され、ディジタル可変
遅延素子１１に入力される。The output of the pickup 2 is demodulated into a composite video signal by a video signal demodulation circuit 3, converted into an 8-bit digital signal by an A/D converter 10, and input to a digital variable delay element 11.
同時に、コンポジットビデオ信号は、水平同期分離回路
４に入力される。水平同期分離回路４は、入力されたビ
デオ信号より、水平同期信号のみを抽出し第１の位相比
較器６に入力する。第１の位相比較器６のもう一方の入
力には、基準同期発生回路６の出力が入力される。第１
の位相比較器ｅの出力は、第１のループフィルタ７に入
力され、第１のループフィルタ７の出力は、モータ駆動
回路８に入力され、モータ駆動回路８の出力でスピンド
ルモータ９が回転する。すなわち、基準同期発生回路５
の発生信号と、水平同期分離回路４の出力の位相が合う
ようにスピンドルモータ９の回転数が制御される。今、
基準同期発生回路６の発振周波数を、正規のビデオ信号
の水平走査周波数にしておけば、スピンドルモータ９は
、映像信号復調回路３の出力が、正規のビデオ信号の周
波数になるように制御される。しかし、映像信号復調回
路３の出力は、ビデオデイヌク１の偏心などによって、
スピンドルモータ９の制御だけでは充分に取シきれない
高周波のジッタ成分が含まれておシ、そのままでは、テ
レビ受像器で再生できない。At the same time, the composite video signal is input to the horizontal sync separation circuit 4. The horizontal synchronization separation circuit 4 extracts only the horizontal synchronization signal from the input video signal and inputs it to the first phase comparator 6. The output of the reference synchronization generation circuit 6 is input to the other input of the first phase comparator 6 . 1st
The output of the phase comparator e is input to the first loop filter 7, the output of the first loop filter 7 is input to the motor drive circuit 8, and the spindle motor 9 is rotated by the output of the motor drive circuit 8. . That is, the reference synchronization generation circuit 5
The rotational speed of the spindle motor 9 is controlled so that the generated signal and the output of the horizontal synchronization separation circuit 4 are in phase. now,
If the oscillation frequency of the reference synchronization generation circuit 6 is set to the horizontal scanning frequency of the regular video signal, the spindle motor 9 is controlled so that the output of the video signal demodulation circuit 3 becomes the frequency of the regular video signal. . However, the output of the video signal demodulation circuit 3 is
It contains high-frequency jitter components that cannot be sufficiently removed by controlling the spindle motor 9 alone, and cannot be reproduced as is on a television receiver.
従って、そのジッタ成分を取シ除くためにディジタル可
変遅延素子１１が用いられる。Therefore, a digital variable delay element 11 is used to remove the jitter component.
Ａ／Ｄ変換器１ｏの出力は、カラーバースト分離回路１
４に入力される。カラーバースト信号回１４は、入力さ
れたディジタルビデオ信号によシ、カラーバースト信号
のみを抽出し、第２の位相比較器１５に入力する。第２
の位相比較器１５のもう一方の入力には、分局器１８の
出力が入力される。第２の位相比較器１５の出力は、第
２の〃−プフィルタ１６に入力され、第２のループフィ
ルタ１６の出力は、ＶＣＯｌ７の制御入力として入力さ
れ、ＶＣＯｌ７の発振周波数を変化させる。The output of the A/D converter 1o is sent to the color burst separation circuit 1.
4 is input. The color burst signal circuit 14 extracts only a color burst signal based on the input digital video signal and inputs it to the second phase comparator 15. Second
The output of the splitter 18 is input to the other input of the phase comparator 15. The output of the second phase comparator 15 is input to a second loop filter 16, and the output of the second loop filter 16 is input as a control input to the VCO 17, thereby changing the oscillation frequency of the VCO 17.
ＶＣＯｌ ７の出力は、ディジタル可変遅延素子１１の
書き込みクロックと、書き込みアドレスポインタ２ｏと
に用いられる。固定周波数発振器１９の出力は、ディジ
タル可変遅延素子１１の読みだしクロックと、読みだし
アドレスポインタ２１とに用いられる。従って、ディジ
タル可変遅延素子１１では、入力された信号は、ｖＣ０
１７の発振周波数と固定周波数発振器１９の発振周波数
の差に応じた時間の遅延を受は出力される。今、固定周
波数発振器１９の発振周波数を、正規のビデオ信号のバ
ースト信号の４倍にし、ＶＣＯｌ７の発振周波数の中央
値も固定周波数発振器１９の発振周波数にほぼ等しくな
るようにし、分局器１８の分局比を１／４に設定すれば
、ディジタル可変遅延素子１１では、入力のバーストの
ジッタに同期した書き込みロックで書き込まれ、固定ク
ロックで読みだされるので、ディジタル可変遅延素子１
１で、ジッタを取シ除く事ができる。ＶＣＯｌ ７は純
電気的にその制御特性が決定できるので、高い周波数領
域まで制御することが出来、従ってスピンドルモータ９
の制御で取シきれなかった高周波のジッタを抑圧するこ
とが出来る。The output of VCOl 7 is used as a write clock for digital variable delay element 11 and write address pointer 2o. The output of the fixed frequency oscillator 19 is used as a read clock for the digital variable delay element 11 and as a read address pointer 21. Therefore, in the digital variable delay element 11, the input signal is vC0
A time delay corresponding to the difference between the oscillation frequency of the fixed frequency oscillator 17 and the oscillation frequency of the fixed frequency oscillator 19 is outputted. Now, the oscillation frequency of the fixed frequency oscillator 19 is set to four times the burst signal of the regular video signal, the median value of the oscillation frequency of the VCO 7 is also set to be approximately equal to the oscillation frequency of the fixed frequency oscillator 19, and the division If the ratio is set to 1/4, the digital variable delay element 11 is written with a write lock synchronized with the jitter of the input burst, and read out with a fixed clock.
1 can remove jitter. Since the control characteristics of the VCOl 7 can be determined purely electrically, it can be controlled up to a high frequency range, and therefore the spindle motor 9
It is possible to suppress high-frequency jitter that could not be removed by conventional control.
従って、端子１３の出力は、そのままテレビ受像器で再
生する事が出来る。Therefore, the output of the terminal 13 can be reproduced as is on a television receiver.
次に、ディジタル可変遅延素子１１の動作を説明する。Next, the operation of the digital variable delay element 11 will be explained.
ディジタル可変遅延素子１１の書き込みクロックには書
き込みクロック即ち、ＶＣＯｌ７の出力が入力される。The write clock of the digital variable delay element 11 is inputted with the write clock, that is, the output of the VCO17.
読みだしクロックには、固定周波数発振器１９の出力が
入力される。ディジタル可変遅延素子１１は、８ビツト
の入出力を持ち、書き込み、読みだしのアドレスを、独
立に制御できる。書き込みアドレスポインタ２ｏは、書
き込みクロックを計数し、順次インクリメントし、ある
設定値に達するとリセットされる。Ａ／Ｄ変換８１０の
出力は、ディジタル可変遅延素子１１の中の書き込みア
ドレスポインタ２ｏにより指定されるメモリセルに格納
される。Ｄ／Ａ変換器１２には、ディジタル可変遅延素
子１１の中の読みだしアドレスポインタ２１によシ指定
されるメモリセルに格納されている情報が出力される。The output of the fixed frequency oscillator 19 is input to the read clock. The digital variable delay element 11 has 8-bit input/output, and can independently control write and read addresses. The write address pointer 2o counts the write clock, increments sequentially, and is reset when a certain set value is reached. The output of A/D conversion 810 is stored in the memory cell specified by write address pointer 2o in digital variable delay element 11. Information stored in the memory cell designated by the read address pointer 21 in the digital variable delay element 11 is output to the D/A converter 12.
読みだしアドレスポインタ２１は読みだしクロックを計
数し、順次インクリメントし、ある設定値に達するとリ
セットされる。The read address pointer 21 counts the read clock, increments sequentially, and is reset when a certain set value is reached.
第６図は従来例の記録円盤再生装置におけるディジタル
可変遅延素子のアドレスポインタリセット回路の動作を
示す図であシ、第６図は従来例の記録円盤再生装置のデ
ィジタル可変遅延素子のアドレスの動作を示す図である
。FIG. 6 is a diagram showing the operation of the address pointer reset circuit of the digital variable delay element in the conventional recording disc reproducing apparatus. FIG.
今、書き込みアドレスポインタ２０、及び読みだしアド
レスポインタ２１の両方のリセットされる設定値を等し
く入力ビデオ信号の１水平走査時間に該当する値とし、
更に、初期設定において、第５図に示す様に、アドレス
ポインタリセット回路２２が書き込みアドレスポインタ
２０にリセット指令を出力し、書き込みアドレスポイン
タ２゜が動作し始めてから０．５水平走査時間経過した
後に読みだしアドレスポインタ２１にリセット指令を出
力し、読み出しアドレスポインタ２１が動作開始する様
にすると、それぞれのアドレスポインタの動作は第６図
に示すようになる。図において実線は、読み出しアドレ
スポインタ２１の値の変化を示し、破線は、書き込みア
ドレスポインタ２０の値の変化を示す。Now, set values to be reset for both the write address pointer 20 and the read address pointer 21 are equal to values corresponding to one horizontal scanning time of the input video signal,
Furthermore, in the initial setting, as shown in FIG. 5, the address pointer reset circuit 22 outputs a reset command to the write address pointer 20, and after 0.5 horizontal scanning time has elapsed since the write address pointer 2° starts operating. When a reset command is output to the read address pointer 21 so that the read address pointer 21 starts operating, the operation of each address pointer becomes as shown in FIG. In the figure, solid lines indicate changes in the value of the read address pointer 21, and broken lines indicate changes in the value of the write address pointer 20.
実際の両アドレスポインタの値はディジタル値なので飛
び飛びの値をとるが、ここでは見やすさを考慮して連続
的に示しである。書き込みクロックは、ＶＣＯｌ７で発
生されるクロックでありこれは、Ａ／Ｄ変換器１ｏの出
力のジッタに応じて周波数が変化している。一方、読み
だしクロックは、固定周波数発振器１９が発振する一定
周波数のクロックであるのでこれによシディジタル可変
遅延素子１１おい第６図に示す初期設定は、スピンドル
モータ制御が定常状態になった後に一度おこなえば良い
。The actual values of both address pointers are digital values, so they take discrete values, but here they are shown consecutively for ease of viewing. The write clock is a clock generated by the VCO 17, and its frequency changes depending on the jitter of the output of the A/D converter 1o. On the other hand, since the read clock is a constant frequency clock generated by the fixed frequency oscillator 19, the initial setting shown in FIG. 6 is performed after the spindle motor control reaches a steady state. You only need to do it once.
この映像信号再生装置では±Ｏ，Ｓ水平走査時間のジッ
タまで再生可能となる。This video signal reproducing device can reproduce up to ±O, S horizontal scanning time jitter.
第７図は、スピンドルモータ制御が、定常状態になる前
に初期設定を行ったときの動作を示す。FIG. 7 shows the operation when initial setting is performed before the spindle motor control reaches a steady state.
図でも明らかなように、スピンドルモータ基準位相に対
して位相ロックがかかる前に初期設定を行ってしまうと
定常状態に移行した後には、ディジタル可変遅延素子に
入力される信号の同期の位相がずれてしまい、書き込み
アドレスと読み出しアドレスの差が平均で０．６水平走
査時間にならずジッタマージンが減少する。As is clear from the figure, if initial settings are made before the phase is locked to the spindle motor reference phase, the synchronization phase of the signal input to the digital variable delay element will shift after the steady state has been reached. Therefore, the difference between the write address and the read address does not become 0.6 horizontal scanning time on average, and the jitter margin decreases.
発明が解決しようとする課題
この様な構成の記録円盤再生装置では、初期設定におい
て、アドレスポインタリセット回路が書き込みアドレス
ポインタにリセット指令を出力し、書き込みアドレスポ
インタが動作し始めてから０．５水平走査時間経過した
後に読み出しアドレスポインタにリセット指令を出力し
、読み出しアドレスポインタが動作開始する様に動作す
るため、スピンドルモータ基準位相に対して位相ロック
がかかる前に初期設定を行ってしまうと定常状態に移行
した後には、ディジタル可変遅延素子に入力される信号
の同期の位相がずれてしまい、書き込みアドレスと読み
出しアドレスの差が平均で０．６水平走査時間にならず
ジッタマージンが減少するため、必ずスピンドルモータ
が定常状態になった後に初期設定する必要があった。Problems to be Solved by the Invention In a recording disk reproducing apparatus having such a configuration, in the initial setting, the address pointer reset circuit outputs a reset command to the write address pointer, and 0.5 horizontal scan is performed after the write address pointer starts operating. After the time has elapsed, a reset command is output to the read address pointer and the read address pointer starts operating, so if the initial settings are made before the phase is locked to the spindle motor reference phase, the steady state will not occur. After transition, the synchronization phase of the signal input to the digital variable delay element will shift, and the difference between the write address and read address will not be 0.6 horizontal scanning time on average, and the jitter margin will decrease. It was necessary to initialize the spindle motor after it reached a steady state.
従って、スピンドルモータが停止している状態から、情
報が正しく再生され始めるまでに要する時間は、スピン
ドルモータ制御系が定常状態になるまでの時間と、初期
設定に要する時間の和となシ、再生開始時に立ち上がシ
が遅く、再生状態になるまでに時間がかが９すぎるとい
う課題があった。Therefore, the time required for the spindle motor to start reproducing information correctly from a stopped state is the sum of the time required for the spindle motor control system to reach a steady state and the time required for initial settings. There was a problem in that the start-up was slow at the start, and it took too long to reach the playback state.
本発明は上記課題に鑑みて、スピンドルモータ）Ｊ両系
が定常状態になる前に初期設定を済ませる事を可能にし
、再生開始時の立ち上がシがよシ早い記録円盤再生装置
を提供する事にある。In view of the above-mentioned problems, the present invention makes it possible to complete initial settings before both the spindle motor (J) systems reach a steady state, and provides a recording disk reproducing device that has a faster start-up at the start of reproduction. It's true.
課題を解決するための手段
上記課題を解決するため、本発明の記録円盤再生装置で
は、記録円盤に、記録された信号を読み出すのに適切な
回転を与えるためのスピンドルモータと、記録円盤に記
録された信号を電気的信号に変換するピックアップと、
ピックアップ出力に含まれる同期信号を含む情報信号を
復調する復調器と、復調器出力から同期信号を抽出する
同期分離回路と、基準同期信号を発生する基準同期発生
回路と、同期分離回路出力と、基準同期との位相比較を
行う位相比較器と、位相比較器出力を、スピンドルモー
タを駆動するに適切な信号にするモータ駆動回路と、第
１のクロック発生手段と、第２のクロック発生手段と、
書き込みアドレス指示回路と、読み出しアドレス指示回
路と、前記情報信号を、第１のクロックに同期して、書
き込みアドレス指示回路によって指示される番地に情報
を格納し、第２のクロックに同期して、読み出しアドレ
ス指示回路によって指示される番地に格納された情報を
出力する可変遅延手段と、書き込みアドレス指示回路の
リセットを可変遅延素子入力の同期信号に同期した時刻
で行い、読み出しアドレス指示回路のリセットを、基準
位相に同期した時刻で行うアドレスリセット回路を備え
る事を特徴とする。Means for Solving the Problems In order to solve the above problems, the recording disk reproducing apparatus of the present invention includes a spindle motor for giving the recording disk appropriate rotation for reading recorded signals, and a pickup that converts the received signal into an electrical signal;
a demodulator that demodulates an information signal including a synchronization signal included in the pickup output, a synchronization separation circuit that extracts the synchronization signal from the demodulator output, a reference synchronization generation circuit that generates a reference synchronization signal, and a synchronization separation circuit output; A phase comparator that performs a phase comparison with a reference synchronization; a motor drive circuit that converts the output of the phase comparator into a signal suitable for driving a spindle motor; a first clock generating means; and a second clock generating means. ,
a write address instruction circuit, a read address instruction circuit, and the information signal in synchronization with a first clock to store information at an address specified by the write address instruction circuit, and in synchronization with a second clock; A variable delay means for outputting information stored at an address designated by the read address designation circuit and a write address designation circuit are reset at a time synchronized with a synchronization signal input to the variable delay element, and the read address designation circuit is reset. , is characterized by having an address reset circuit that performs the reset at a time synchronized with the reference phase.
作 用
本発明では、上記した構成によシ、スピンドルモータ制
御系の基準同期信号を用いて可変遅延手段の読みだしア
ドレスの初期セットを行うことによシスピンドル制御系
が定常状態になる以前に可変遅延素子の初期リセットを
行なっても、スピンドルモータ制御系が定常状態になっ
た後に書き込みアドレスと、読み出しアドレスの差が平
均で０．５水平走査時間に保つ事が可能で再生開始時の
立ち上がシをよシ早くする事ができるものである。In the present invention, according to the above-described configuration, the read address of the variable delay means is initially set using the reference synchronization signal of the spindle motor control system, so that the system spindle control system can be set in a steady state before the system spindle control system reaches a steady state. Even after the initial reset of the variable delay element, the difference between the write address and the read address can be maintained at 0.5 horizontal scanning time on average after the spindle motor control system reaches a steady state, and the difference at the start of playback can be maintained at 0.5 horizontal scanning time. This is something that can make the process much faster.
実施例
以下、本発明の一実施例の記録円盤再生装置を動くデオ
ディスクプレーヤを一例として図面を参照しながら説明
する。Embodiment Hereinafter, a recording disc reproducing apparatus according to an embodiment of the present invention will be described with reference to the drawings, taking as an example a video disc player that operates.
第１図は、本発明の記録円盤再生装置の構成を示すブロ
ック図である。図において３１はビデオディスク、３２
はピックアップ、３３は映像信号復調回路、３４は水平
同期分離回路、３６は基準同期発生回路、３６は第１の
位相比較器、３７は第１のループフィルタ、３８はスピ
ンドルドライバ、３９はスピンドルモータ、 ４ｏ１ｄ
Ａ／Ｄｌ＆換器、４１はディジタル可変遅延素子、４２
はＤ／Ａ変換器、４３は端子、４４はカラーバースト分
離回路、４６は第２の位相比較器、４６は第２のループ
フィルタ、４７はｖｃｏ（を圧制御可変周波数発振回路
）、４８は分周器、４９は固定周波数発振器、６ｏは書
き込みアドレスポインタ、６１は読み出しアドレスポイ
ンタ、６２はアドレスポインタリセット回路である。FIG. 1 is a block diagram showing the configuration of a recording disk reproducing apparatus according to the present invention. In the figure, 31 is a video disc, 32
is a pickup, 33 is a video signal demodulation circuit, 34 is a horizontal synchronization separation circuit, 36 is a reference synchronization generation circuit, 36 is a first phase comparator, 37 is a first loop filter, 38 is a spindle driver, and 39 is a spindle motor , 4o1d
A/Dl & converter, 41 is a digital variable delay element, 42
is a D/A converter, 43 is a terminal, 44 is a color burst separation circuit, 46 is a second phase comparator, 46 is a second loop filter, 47 is a VCO (pressure controlled variable frequency oscillation circuit), 48 is a 49 is a fixed frequency oscillator, 6o is a write address pointer, 61 is a read address pointer, and 62 is an address pointer reset circuit.
以上のように構成された本発明の一実施例の記録円盤再
生装置について、以下にその動作の説明をする。The operation of the recording disk reproducing apparatus according to one embodiment of the present invention constructed as described above will be explained below.
第１図において、ビデオディスク３１に記録された信号
をピックアップ３２が電気信号に変換する。ピックアッ
プ３２の出力は、映像信号復調回路３３によシコンポジ
ットビデオ信号に復調され、Ａ／Ｄ変換器４０で８ビツ
トのディジタル信号に変換され、ディジタル可変遅延素
子４１に入力さレル。同時に、コンポジットビデオ信号
は、水平同期分離回路３４に入力される。水平同期分離
回路３４は、入力されたビデオ信号より、水平同期信号
のみを抽出し第１の位相比較器３６に入力する。第１の
位相比較器３６のもう一方の入力には、基準同期発生回
路３５の出力が入力される。第１の位相比較器３６の出
力は、第１のループフィルタ３７に入力され、第１のル
ープフィルタ３７の出力は、モータ駆動回路３８に入力
され、モータ駆動回路３８の出力でスピンドルモータ３
９が回転する。すなわち、基準同期発生回路３５の発生
信号と、水平同期分離回路３４の出力の位相差が一定に
なるようにスピンドルモータ３９の回転数が制御される
。今、基準同期発生回路３６の発振シテおけば、スピン
ドルモータ３９は、映像信号復調回路３３の出力が、正
規のビデオ信号の周波数になるように制御される。しか
し、映像信号復調回路３３の出力は、ビデオディスク３
１の偏心ナトによって、スピンドルモータ３９の制御だ
けでは充分に取シきれない高周波のジッタ成分が含まれ
ておシ、そのままでは、テレビ受像機で再生できない。In FIG. 1, a pickup 32 converts signals recorded on a video disc 31 into electrical signals. The output of the pickup 32 is demodulated into a composite video signal by a video signal demodulation circuit 33, converted into an 8-bit digital signal by an A/D converter 40, and input to a digital variable delay element 41. At the same time, the composite video signal is input to the horizontal sync separation circuit 34. The horizontal synchronization separation circuit 34 extracts only the horizontal synchronization signal from the input video signal and inputs it to the first phase comparator 36 . The output of the reference synchronization generation circuit 35 is input to the other input of the first phase comparator 36 . The output of the first phase comparator 36 is input to the first loop filter 37, the output of the first loop filter 37 is input to the motor drive circuit 38, and the output of the motor drive circuit 38 is used to drive the spindle motor 3.
9 rotates. That is, the rotation speed of the spindle motor 39 is controlled so that the phase difference between the signal generated by the reference synchronization generation circuit 35 and the output of the horizontal synchronization separation circuit 34 is constant. If the reference synchronization generation circuit 36 is now oscillated, the spindle motor 39 is controlled so that the output of the video signal demodulation circuit 33 has the frequency of the regular video signal. However, the output of the video signal demodulation circuit 33 is
Due to the eccentric nut 1, a high frequency jitter component that cannot be sufficiently removed by controlling the spindle motor 39 alone is included, and the image cannot be reproduced on a television receiver as it is.
従って、そのジッタ成分を取シ除くためにディジタル可
変遅延素子４１が用いられる。Therefore, a digital variable delay element 41 is used to remove the jitter component.
Ａ／Ｄ変換器４ｏの出力は、カラーバースト分離回路４
４に入力される。カラーバースト分離回路４４は、入力
されたディジタルビデオ信号よシ、カラーバースト信号
のみを抽出し、第２の位相比較器４６に入力する。第２
の位相比較器４６のもう一方の入力には、分局器４８の
出力が入力される。第２の位相比較器４６の出力は、第
２のループフィルタ４６に入力され、第２のループフィ
ルタ４６の出力は、ＶＣＯ４７の制御入力として入力さ
れ、ＶＣＯ４７の発振周波数を変化させる。The output of the A/D converter 4o is sent to the color burst separation circuit 4.
4 is input. The color burst separation circuit 44 extracts only the color burst signal from the input digital video signal and inputs it to the second phase comparator 46 . Second
The output of the divider 48 is input to the other input of the phase comparator 46 . The output of the second phase comparator 46 is input to the second loop filter 46, and the output of the second loop filter 46 is input as a control input to the VCO 47 to change the oscillation frequency of the VCO 47.
Ｅｏ４７の出力は、ディジタル可変遅延素子４１の書き
込みクロックと、書き込みアドレスポインタ６ｏとに用
いられる。固定周波数発振器４９の出力は、ディジタル
可変遅延素子４１の読み出しクロックと、読み出しアド
レスポインタ６１とに用いられる。従って、ディジタル
可変遅延素子４１では、入力された信号は、ＶＣＯ４７
の発振周波数と固定周波数発振器４９の発振周波数の差
に応じた時間の遅延を受は出力される。今、固定周波数
相発振器４９の発振周波数を、正規のビデオ信号のバー
スト信号の４倍にし、ＶＣＯ４７の発振周波数の中央値
も固定周波数発振器４９の発振周波数にほぼ等しくなる
ようにし、分局器４８の分周比を１／４に設定すれば、
ディジタル可変遅延素子４１では、入力のバーストのジ
ッタに同期した書き込みクロックで書き込まれ、固定ク
ロックで読み出されるので、ディジタル可変遅延素子４
１で、ジッタを取シ除く事ができる。ＶＣＯ４７は純電
気的にその制御特性が決定できるので、高い周波数領域
まで制御することが出来、従ってノビ２モータ３９の制
御で取りきれなかった高周波のジッタを抑圧することが
出来る。The output of Eo 47 is used as a write clock for digital variable delay element 41 and write address pointer 6o. The output of the fixed frequency oscillator 49 is used as a read clock for the digital variable delay element 41 and a read address pointer 61. Therefore, in the digital variable delay element 41, the input signal is transferred to the VCO 47.
A time delay corresponding to the difference between the oscillation frequency of the fixed frequency oscillator 49 and the oscillation frequency of the fixed frequency oscillator 49 is outputted. Now, the oscillation frequency of the fixed frequency phase oscillator 49 is set to four times the burst signal of the regular video signal, and the median value of the oscillation frequency of the VCO 47 is also set to be approximately equal to the oscillation frequency of the fixed frequency oscillator 49. If you set the division ratio to 1/4,
The digital variable delay element 41 is written with a write clock synchronized with the jitter of the input burst, and read out with a fixed clock.
1 can remove jitter. Since the control characteristics of the VCO 47 can be determined purely electrically, it is possible to control up to a high frequency range, and therefore it is possible to suppress high frequency jitter that cannot be removed by controlling the Novi 2 motor 39.
従って、端子４３の出力は、そのままテレビ受像機で再
生する事が出来る。Therefore, the output of the terminal 43 can be reproduced as is on a television receiver.
次に、ディジタル可変遅延素子４１の動作を説明する。Next, the operation of the digital variable delay element 41 will be explained.
ディジタル可変遅延素子４１の書き込みクロック入力端
子には書き込みクロック即ち、ＶＣＯ４７の出力が入力
される。読み出しクロック入力端子には、固定周波数発
振器４９の出力が入力される。ディジタル可変遅延素子
４１は、８ビツトの入出力を持ち、書き込み、読み出し
のアドレスを、独立に制御できる。書き込みアドレスポ
インタ６ｏは、書き込みクロックを計数し、順次インク
リメントし、ある設定値に達するとリセットされる。Ａ
／Ｄ変換器４ｏの出力は、ディジタル可変遅延素子４１
の中の書き込みアドレスポインタ６ｏによシ指定される
メモリセルに格納される。Ｄ／Ａ変換器４２には、ディ
ジタル可変遅延素子４１の中の読みだしアドレスポイン
タ６１によシ指定されるメモリセルに格納されている情
姪）沖力される。読み出しアドレスポインタ６１は読み
出しクロックを計数し、順次インクリメントし、ある設
定値に達するとリセットされる。A write clock, that is, the output of the VCO 47 is input to the write clock input terminal of the digital variable delay element 41 . The output of the fixed frequency oscillator 49 is input to the read clock input terminal. The digital variable delay element 41 has 8-bit input/output, and can independently control write and read addresses. The write address pointer 6o counts the write clock, increments sequentially, and is reset when a certain set value is reached. A
The output of the /D converter 4o is a digital variable delay element 41.
The data is stored in the memory cell designated by the write address pointer 6o. The data stored in the memory cell specified by the read address pointer 61 in the digital variable delay element 41 is input to the D/A converter 42 . The read address pointer 61 counts the read clock, increments sequentially, and is reset when a certain set value is reached.
第２図は本発明の一実施例の記録円盤再生装置における
ディジタル可変遅延素子のアドレスポインタリセット回
路の動作を示す図であシ、第３図は本発明の一実施例の
記録円盤再生装置のディジタル可変遅延素子のアドレス
の動作を示す図である。FIG. 2 is a diagram showing the operation of the address pointer reset circuit of the digital variable delay element in a recording disc reproducing apparatus according to an embodiment of the present invention, and FIG. FIG. 3 is a diagram showing address operation of a digital variable delay element.
今、スピンドルモータ制御系は、水平同期分離回路３４
の出力と、基準同期発生回路３６の出力で位相差が１８
００になる様に制御されるものとする。また、書き込み
アドレスポインタ５ｏ及び読み出しアドレスポインタ６
１の両方のリセットされる設定値を等しく入力ビデオ信
号の１水平走査時間に該当する値とし、更に、初期設定
において、第２図に示される様にアドレスポインタリセ
ット回路６２が、水平同期分離回路３４の出力に同期し
て書き込みアドレスポインタ６０にリセット指令を出力
し、次に基準同期発生回路３６の出り略Ｑ≦、同期して
読み出しアドレスポインタ６１にリセット指令を出力し
、読み出しアドレスポインタ６１が動作開始する様にす
ると、それぞれのアドレスポインタの動作は第３図に示
すようになる。Now, the spindle motor control system consists of the horizontal synchronization separation circuit 34
There is a phase difference of 18 between the output of
It shall be controlled so that the value becomes 00. Also, a write address pointer 5o and a read address pointer 6
1, both set values to be reset are equal to values corresponding to one horizontal scanning time of the input video signal, and furthermore, in the initial setting, as shown in FIG. A reset command is output to the write address pointer 60 in synchronization with the output of the reference synchronization generating circuit 36, and then a reset command is output to the read address pointer 61 in synchronization with the output of the reference synchronization generating circuit 36, Q≦. When the address pointers start operating, the operations of each address pointer become as shown in FIG.
図において実線は、読み出しアドレスポインタ６１の値
の変化を示し、破線は、書き込みアドレスポインタ５ｏ
の値の変化を示す。実際の両アドレスポインタの値はデ
ィジタル値なので飛び飛びの値をとるが、ここでは見や
すさを考慮して連続的に示しである。書き込みロックは
、ＶＣＯｓ７で発生されるクロックでありこれは、Ａ／
Ｄ変換器４０の出力のジッタに応じて周波数が変化して
いる。一方読みだしクロックは、固定周波数発振器４９
が発振する一定周波数のクロックであるのでこれによシ
ディジタル可変遅延素子４１において遅延時間を制御で
き、入力データ信号に含まれているジッタを取シ除いて
出力する事ができる。In the figure, a solid line indicates a change in the value of the read address pointer 61, and a broken line indicates a change in the value of the write address pointer 5o.
shows the change in value. The actual values of both address pointers are digital values, so they take discrete values, but here they are shown consecutively for ease of viewing. The write lock is a clock generated by VCOs7, which is
The frequency changes depending on the jitter of the output of the D converter 40. On the other hand, the read clock is a fixed frequency oscillator 49.
Since this is a clock with a constant frequency that oscillates, the delay time can be controlled in the digital variable delay element 41, and the jitter contained in the input data signal can be removed and output.
第２図の初期リセットは一度行えば良い。The initial reset shown in FIG. 2 only needs to be performed once.
また、第２図に示される様に、たとえ初期設定がスピン
ドルモータ制御が定常状態になる前に行われ本場合でも
、読み出しアドレスポインタ６１は基準同期発生回路出
力と同期して動作するためスピンドルモータ制御が定常
状態に入った後には必ず書き込みアドレスポインタ６ｏ
と読みだしアドレスポインタ６１の位相差は平均０．６
水平走査時間になる。この映像信号再生装置では±０．
５水平走査時間のジッタまで再生可能となる。Furthermore, as shown in FIG. 2, even if the initial setting is performed before the spindle motor control reaches a steady state, the read address pointer 61 operates in synchronization with the output of the reference synchronization generating circuit, so the spindle motor After the control enters the steady state, the write address pointer 6o
The phase difference between the read address pointer 61 and the read address pointer 61 is 0.6 on average.
horizontal scanning time. In this video signal reproducing device, ±0.
Jitter up to 5 horizontal scanning times can be reproduced.
以上のように、本発明の一実施例の記録円盤再生装置で
は、ビデオディスクと、ピックアップと、映像信号復調
回路と、水平同期分離回路と、基準同期発生回路と、第
１の位相比較器と、第１のループフィルタと、スピンド
ルドライバと、スピンドルモータと、Ａ／Ｄ変換器と、
ディジタル可変遅延素子と、］）／Ａ変換器と、端子と
、カラーバースト分離回路と、第２の位相比較器と、第
２のループフィルタと、ＶＣＯ（電圧制御可変周波数発
振回路）と、分局器と、固定周波数発振器と、書き込み
アドレスポインタと、読み出しアドレスポインタと、ア
ドレスポインタリセット回路とを備える事によシ、たと
え初期設定がスピンドルモ読み出しアドレスポインタは
基準同期発生回路出力と同期して動作するため、スピン
ドルモータ制御が定常状態に入った後には、必ず書き込
みアドレスポインタと読み出しアドレスポインタの位相
差は平均０．５水平走査時間になるビデオディスクプレ
ーヤを提供する事ができる。As described above, the recording disk reproducing apparatus according to the embodiment of the present invention includes a video disc, a pickup, a video signal demodulation circuit, a horizontal synchronization separation circuit, a reference synchronization generation circuit, and a first phase comparator. , a first loop filter, a spindle driver, a spindle motor, an A/D converter,
A digital variable delay element, ])/A converter, a terminal, a color burst separation circuit, a second phase comparator, a second loop filter, a VCO (voltage controlled variable frequency oscillator), and a branch By providing a fixed frequency oscillator, a write address pointer, a read address pointer, and an address pointer reset circuit, even if the initial setting is a spindle mode, the read address pointer operates in synchronization with the output of the reference synchronization generator circuit. Therefore, it is possible to provide a video disc player in which the phase difference between the write address pointer and the read address pointer is always 0.5 horizontal scanning time on average after the spindle motor control enters a steady state.
本実施例では、スピンドルモータ制御系は、水平同期分
離回路の出力と、基準同期発生回路の出力で位相差が１
８００になる様に制御されるものとしたが、この位相差
が、１８ｏ０以外である場合には、それに応じて、書き
込みアドレスと読み出しアドレスの差が平均で０．５水
平走査時間になるように、アドレスポインタリセット回
路が、書き込み、もしくは、読み出しアドレスポインタ
リセットする時刻を遅らせば良い。In this embodiment, the spindle motor control system has a phase difference of 1 between the output of the horizontal synchronization separation circuit and the output of the reference synchronization generation circuit.
However, if this phase difference is other than 18o0, the difference between the write address and the read address is controlled to be 0.5 horizontal scanning time on average. , the time at which the address pointer reset circuit resets the write or read address pointer may be delayed.
なお、本発明の一実施例として、ビデオディスクプレー
ヤを例にとって説明したが、他の記録円盤再生装置にお
いても同様に本発明を応用する事ができる。Although the present invention has been described using a video disc player as an example, the present invention can be similarly applied to other recording disc playback devices.
発明の効果
以上のように、本発明の記録円盤再生装置では、記録円
盤に、記録された信号を読み出すのに適切な回転を与え
るためのスピンドルモータと、記録円盤に記録された信
号を電気的信号に変換するピックアップと、ピックアッ
プ出力に含まれる同期信号を含む情報信号を復調する復
調器と、復調器出力から同期信号を抽出する同期分離回
路と、基準同期信号を発生する基準同期発生回路と、同
期分離回路出力と、基準同期との位相比較を行う位相比
較器と、位相比較器出力を、スピンドルモータを駆動す
るに適切な信号にするモータ駆動回路と、第１のクロッ
ク発生手段と、第２のクロック発生手段と、書き込みア
ドレス指示回路と、読み出しアドレス指示回路と、前記
情報信号を、第１のクロックに同期して、書き込みアド
レス指示回路によって指示される番地に情報を格納し、
第２のクロックに同期して、読み出しアドレス指示回路
によって指示される番地に格納された情報を出力する可
変遅延手段と、書き込みアドレス指示回路のリセットを
可変遅延素子入力の同期信号に同期した時刻で行い、読
み比しアドレス指示回路のリセットを、基準位相に同期
した時刻で行うアドレスポイント回路を備える事により
、スピンドルモータ制御系の基準同期信号を用いて可変
遅延手段の読み出しアドレスの初期セットを行うことに
よシ？ビンドル制御系が定常状態になる以前に可変遅延
素子の初期リセットを行ってもスピンドルモータ制御系
が定常状態になった後に、書き込みアドレスと読み出し
アドレスの差が平均で０．６水平走査時間に保つ事が可
能で、再生開始時の立ち上がりをよシ早くする事ができ
るものである。Effects of the Invention As described above, the recording disk reproducing apparatus of the present invention includes a spindle motor for giving the recording disk appropriate rotation for reading out the recorded signals, and an electrical system for transmitting the signals recorded on the recording disk. A pickup that converts the information signal into a signal, a demodulator that demodulates the information signal including the synchronization signal contained in the pickup output, a synchronization separation circuit that extracts the synchronization signal from the demodulator output, and a reference synchronization generation circuit that generates the reference synchronization signal. , a phase comparator that performs a phase comparison between the output of the synchronization separation circuit and a reference synchronization, a motor drive circuit that converts the output of the phase comparator into a signal suitable for driving the spindle motor, and a first clock generation means; a second clock generation means, a write address instruction circuit, a read address instruction circuit, and the information signal to store information at an address specified by the write address instruction circuit in synchronization with the first clock;
A variable delay means outputs the information stored at the address indicated by the read address instruction circuit in synchronization with a second clock, and resets the write address instruction circuit at a time synchronized with the synchronization signal input to the variable delay element. By providing an address point circuit that resets the reading ratio address instruction circuit at a time synchronized with the reference phase, the read address of the variable delay means is initially set using the reference synchronization signal of the spindle motor control system. Especially yoshi? Even if the initial reset of the variable delay element is performed before the spindle control system reaches a steady state, the difference between the write address and the read address will be maintained at 0.6 horizontal scanning time on average after the spindle motor control system reaches a steady state. This makes it possible to speed up the start-up at the start of playback.
第１図は本発明の一実施例の記録円盤再生装置構成を示
すブロック図、第２図は本発明の一実施例の記録円盤再
生装置におけるディジタル可変遅延素子のアドレスポイ
ンタリセット回路の動作を示す波形図、第３図は本発明
の一実施例の記録円盤再生装置のディジタル可変遅延素
子のアドレスの記録円盤再生装置におけるディジタル可
変遅延素子のアドレスポインタリセット回路の動作を示
す波形図、第６図は従来例の記録円盤再生装置のディジ
タル可変遅延素子のアドレスの動作を示す線図、第７図
はスピンドルモータ制御が、定常状態になる前に初期設
定を行ったときの動作を示す波形図である。
３１・・・・・・ビデオディスク、３２・・・・・・ピ
ックアップ、３３・・・・・・映像信号復調回路、３４
・・・・・・水平同期分離回路、３６・・・・・・基準
同期発生回路、３６・・・・・・第１の位相比較器、３
７・・・・・・第１のループフィルタ、３８・・・・・
・ヌビンドルドライバ、３９・・・・・・スピンドルモ
ータ、４０・・・・・・Ａ／Ｄ変換器、４１・・・・・
・ディジタル可変遅延素子、４２・・・・・・Ｄ／Ａ変
換器、４３・・・・・・端子、４４・・・・・・カラー
バースト分離回路、４６・・・・・・第２の位相比較器
、４６・・・・・・第２のルーフリイルタ、４７・・・
・・・ＶＣＯ（電圧制御可変周波数発振回路、４８・・
・・・・分周器、４９・・・・・・固定周波数発振器、
６ｏ・・・・・・書き込みアドレスポインタ、６１・・
・・・・読み出しアドレスポインタ、６２・・・・・・
アドレスポインタリセット回路。FIG. 1 is a block diagram showing the configuration of a recording disk reproducing apparatus according to an embodiment of the present invention, and FIG. 2 shows the operation of an address pointer reset circuit of a digital variable delay element in a recording disk reproducing apparatus according to an embodiment of the present invention. A waveform diagram, FIG. 3 is a waveform diagram showing the operation of the address pointer reset circuit of the digital variable delay element in the recording disc reproducing apparatus of the address of the digital variable delay element of the recording disc reproducing apparatus according to an embodiment of the present invention, FIG. 7 is a diagram showing the address operation of the digital variable delay element of a conventional recording disk reproducing device, and FIG. 7 is a waveform diagram showing the operation when initial setting is performed before the spindle motor control reaches a steady state. be. 31...Video disk, 32...Pickup, 33...Video signal demodulation circuit, 34
......Horizontal synchronization separation circuit, 36...Reference synchronization generation circuit, 36...First phase comparator, 3
7...First loop filter, 38...
・Nubindle driver, 39...Spindle motor, 40...A/D converter, 41...
・Digital variable delay element, 42... D/A converter, 43... terminal, 44... color burst separation circuit, 46... second Phase comparator, 46... Second roof reilter, 47...
...VCO (voltage controlled variable frequency oscillator circuit, 48...
...Frequency divider, 49...Fixed frequency oscillator,
6o...Write address pointer, 61...
...Read address pointer, 62...
Address pointer reset circuit.
Claims (1)
を与えるためのスピンドルモータと、記録円盤に記録さ
れた信号を電気的信号に変換するピックアップと、ピッ
クアップ出力に含まれる同期信号を含む情報信号を復調
する復調器と、復調器出力から同期信号を抽出する同期
分離回路と、基準同期信号を発生する基準同期発生回路
と、前記同期分離回路出力と、前記基準同期との位相比
較を行う位相比較器と、位相比較器出力を、前記スピン
ドルモータを駆動するに適切な信号にするモータ駆動回
路と、第１のクロック発生手段と、第２のクロック発生
手段と、書き込みアドレス指示回路と、読み出しアドレ
ス指示回路と、前記情報信号を、第１のクロックに同期
して、前記書き込みアドレス指示回路によって指示され
る番地に情報を格納し、第２のクロックに同期して、前
記読みだしアドレス指示回路によって指示される番地に
格納された情報を出力する可変遅延手段と、前記書き込
みアドレス指示回路のリセットを前記可変遅延素子入力
の同期信号に同期した時刻で行い、前記読み出しアドレ
ス指示回路のリセットを、前記基準位相に同期した時刻
で行うアドレスリセット回路とを備える事を特徴とする
記録円盤再生装置。A spindle motor for giving the recording disk appropriate rotation to read out the recorded signals, a pickup for converting the signal recorded on the recording disk into an electrical signal, and information including a synchronization signal contained in the pickup output. A demodulator that demodulates a signal, a sync separation circuit that extracts a sync signal from the demodulator output, a reference sync generation circuit that generates a reference sync signal, and a phase comparison between the output of the sync separation circuit and the reference sync. a phase comparator, a motor drive circuit that converts the output of the phase comparator into a signal suitable for driving the spindle motor, first clock generation means, second clock generation means, and a write address instruction circuit; A read address instruction circuit stores information at an address specified by the write address instruction circuit in synchronization with a first clock, and outputs the read address instruction in synchronization with a second clock. a variable delay means for outputting information stored at an address designated by the circuit; and resetting the write address designation circuit at a time synchronized with a synchronization signal input to the variable delay element; and resetting the read address designation circuit. , and an address reset circuit that performs the reset at a time synchronized with the reference phase.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2090872A JPH03289783A (en) | 1990-04-05 | 1990-04-05 | Recording disk reproducing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2090872A JPH03289783A (en) | 1990-04-05 | 1990-04-05 | Recording disk reproducing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03289783A true JPH03289783A (en) | 1991-12-19 |
Family
ID=14010597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2090872A Pending JPH03289783A (en) | 1990-04-05 | 1990-04-05 | Recording disk reproducing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03289783A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027881A1 (en) * | 1995-03-08 | 1996-09-12 | Matsushita Electric Industrial Co., Ltd. | Device and method for reproducing data from disk, method for controlling rotation of disk, and reproduction clock generating device |
-
1990
- 1990-04-05 JP JP2090872A patent/JPH03289783A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027881A1 (en) * | 1995-03-08 | 1996-09-12 | Matsushita Electric Industrial Co., Ltd. | Device and method for reproducing data from disk, method for controlling rotation of disk, and reproduction clock generating device |
| US5956307A (en) * | 1995-03-08 | 1999-09-21 | Matsushita Electric Industrial Co., Ltd. | Device end method for reproducing data from disk, method for controlling rotation of disk, and reproduction clock generating device |
| US6069854A (en) * | 1995-03-08 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Disk reproducing device, a disk reproducing method, a disk rotation control method, and a regenerative clock signal generating device |
| US6304531B1 (en) | 1995-03-08 | 2001-10-16 | Matsushita Electric Industrial Co., Ltd. | Disk reproducing device a disk reproducing method a disk rotation control method and a regenerative clock signal generating device |
| US6445657B2 (en) | 1995-03-08 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Disk reproducing device, a disk reproducing method, a disk rotation control method, and a regenerative clock signal generating device |
| US6529456B2 (en) | 1995-03-08 | 2003-03-04 | Matsushita Electric Industrial Co., Ltd. | Disk reproducing device, a disk reproducing method, a disk rotation control method, and a regenerative clock signal generating device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6329362A (en) | Time axis fluctuation correcting circuit for video signal reproducing device | |
| JPH01211368A (en) | Spindle servo device for disk playing device | |
| JPH03289783A (en) | Recording disk reproducing device | |
| JPH09182029A (en) | Jitter reduction circuit | |
| JPH07177536A (en) | Digital time base corrector | |
| US5119209A (en) | Picture image reproducing apparatus having a sampling circuit for sampling an output of the time base error correcting circuit | |
| JPH0447784A (en) | Synchronization detector | |
| JP3049717B2 (en) | Video signal playback device | |
| JPS6150473A (en) | Disc shape information signal recording medium reproducer | |
| US5206740A (en) | Video disk player capable of providing normal image reproduction of an external video signal as well as a video signal stored on a disk | |
| JPH02186781A (en) | Information reading device | |
| JP2664493B2 (en) | External synchronization circuit for MUSE signal | |
| JP3129866B2 (en) | Aspect ratio converter | |
| JPH02274079A (en) | Video disk player | |
| JP3049716B2 (en) | Time axis correction circuit | |
| JPH08265798A (en) | Time base corrector circuit | |
| JP3263886B2 (en) | Time axis compensation apparatus and method | |
| JPH0737325A (en) | Disk reproducer | |
| JPS6354077A (en) | Video disk player | |
| JPH0556392A (en) | Stil video device | |
| JPS6243293A (en) | Reproducing device for information signal recording medium | |
| JPH07177534A (en) | Digital time base corrector | |
| JPH0234090A (en) | Control circuit for recording medium drive motor | |
| JPH0583743A (en) | Optical disk reproduction device | |
| JPH0773368B2 (en) | Time base collector |