JPH03286234A - Memory control device - Google Patents
Memory control deviceInfo
- Publication number
- JPH03286234A JPH03286234A JP2086510A JP8651090A JPH03286234A JP H03286234 A JPH03286234 A JP H03286234A JP 2086510 A JP2086510 A JP 2086510A JP 8651090 A JP8651090 A JP 8651090A JP H03286234 A JPH03286234 A JP H03286234A
- Authority
- JP
- Japan
- Prior art keywords
- access
- storage device
- signal
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 34
- 230000005540 biological transmission Effects 0.000 description 5
- 102100030218 Matrix metalloproteinase-19 Human genes 0.000 description 2
- 101001003186 Oryza sativa subsp. japonica Alpha-amylase/subtilisin inhibitor Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100026289 Ankyrin repeat and SOCS box protein 10 Human genes 0.000 description 1
- 241000239290 Araneae Species 0.000 description 1
- 102100035606 Beta-casein Human genes 0.000 description 1
- 244000241257 Cucumis melo Species 0.000 description 1
- 235000015510 Cucumis melo subsp melo Nutrition 0.000 description 1
- 240000001980 Cucurbita pepo Species 0.000 description 1
- 235000009852 Cucurbita pepo Nutrition 0.000 description 1
- 101000785933 Homo sapiens Ankyrin repeat and SOCS box protein 10 Proteins 0.000 description 1
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 1
- FJJCIZWZNKZHII-UHFFFAOYSA-N [4,6-bis(cyanoamino)-1,3,5-triazin-2-yl]cyanamide Chemical compound N#CNC1=NC(NC#N)=NC(NC#N)=N1 FJJCIZWZNKZHII-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000004260 weight control Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明Ｃよ 記憶装置を複数のブロックに分割しそれら
を並列にアクセスして記憶装置へのアクセスを高速化す
るメモリ制御装置に関し 特に 高速のアクセスを行な
い且気 消費電力を少なくするメモリ制御装置に関する
ものであ也
従来の技術
従来のメモリ制御装置としては 例えば特開平１−２２
４８５０号公報に示されていも第４図は この従来のメ
モリ制御装置の構成国を示し 第５図に 第４図に示す
装置に於ける従来のメモリアクセス処理のタイムチャー
トを示す。[Detailed Description of the Invention] Industrial Field of Application This invention C relates to a memory control device that divides a storage device into a plurality of blocks and accesses them in parallel to speed up access to the storage device. This relates to a memory control device that reduces power consumption.Conventional technologyFor example, Japanese Patent Application Laid-Open No. 1-222
FIG. 4 shows the countries in which this conventional memory control device is constructed, and FIG. 5 shows a time chart of the conventional memory access processing in the device shown in FIG. 4.
第４図に示す如く、 ２００は中央制御装置からのアド
レス信号及べ 中央制御装置からの制御信号を入力し
マルチブレクスされたアドレス信号と、メモリアクセス
制御信号と、データ伝達方向制御信号と、中央制御装置
へのウェイト制御信号とを出力するアクセスタイミング
制御装置であも ２０１〜２０８はアクセスタイミング
制御装置２００からのマルチプレクスされたアドレス信
号と、アクセスタイミング制御装置２００からのメモリ
アクセス制御信号とを入力しデータの入出力を行なう、
それぞれ８ビツト長のダイナミックランダムアクセスメ
モリ （以下ＤＲＡＭと称す。）群で、ページモードア
クセス方式を有していも また２０１〜２０４はバンク
Ｏを、 ２０５〜２０８はバンク１を構威すも 更に
２０１、２０２、２０５、２０６は偶数ワードアドレス
群を、 ２０３゜２０４、２０７、２０８は奇数ワード
アドレス群を構成す＆ ２０９はアクセスタイミング
制御装置２００からのデータ伝達方向制御信号とを入力
Ｌ ＤＲＡＭ２０１〜２０８からのデータバスと、中
央制御装置からのデータバスのデータ伝達方向を制御す
るバッファである。As shown in FIG. 4, 200 inputs an address signal from the central controller and a control signal from the central controller.
201 to 208 are access timing control devices that output multiplexed address signals, memory access control signals, data transmission direction control signals, and wait control signals to the central control device. inputting the multiplexed address signal and the memory access control signal from the access timing control device 200 to input and output data;
Each of them is a group of dynamic random access memories (hereinafter referred to as DRAMs) with a length of 8 bits, and has a page mode access method.Also, 201 to 204 are in bank O, and 205 to 208 are in bank 1.
201, 202, 205, 206 constitute an even word address group, 203, 204, 207, 208 constitute an odd word address group & 209 inputs a data transmission direction control signal from the access timing control device 200 L DRAM 201~ 208 and the data bus from the central control unit.
以上の様に構成された従来のメモリ制御装置に於いて（
よ バンク０へのアクセスが行なわれた場合、第５図の
（ｂ）に示す如く、ＲＡＳＯが”Ｌｏｗ′″レベルにな
り、以降 現在有効となっているページ外へのアクセス
が発生する力＼ ＤＲＡＭの仕様で規定されるＲＡＳパ
ルスのタイムアウトが発生する力＼ 或いは バンク０
内のメモリリフレッシュが行なわれるまで”ＬＯＷ
レベルが維持されも 各ワードへのアクセス（よ 第５
図の（Ｃ）及び、第５図の（ｄ）に示す如く、ＣＡＳ
ＯＥ、ＣＡＳＯ○を制御して行なわれ 現在有効となっ
ているページ内で、偶数ワードアドレス群２０１、２０
２と、奇数ワードアドレス群２０３゜２０４の間で交互
にアクセスが行なわれる場合、ＣＡＳのプリチャージが
インターリーブされ 高速のアクセスが実現されも
バンクｌへのアクセスが行なわれる場合もバンクＯに対
するアクセスと同様であも 即杖 第５図の（ｅ）に示
す如く、ＲＡＳＩが”Ｌｏｗ’レベルになり、以降 現
在有効となっているページ外へのアクセスが発生する力
＼ ＤＲＡＭの仕様で規定されるＲＡＳパルスのタイム
アウトが発生する力＼ 或い（よ バンク１内のメモリ
リフレッシュが行なわれるまで”ＬＯＷ レベルが維
持される。In the conventional memory control device configured as described above (
If bank 0 is accessed, RASO goes to "Low'" level as shown in Figure 5 (b), and from then on, the power that causes access to outside the currently valid page is The force that causes the RAS pulse timeout specified by the DRAM specifications\or bank 0
"LOW" until memory refresh is performed in
Level is maintained and access to each word (5th
As shown in figure (C) and figure 5 (d), CAS
This is done by controlling OE and CASO○, and even word address groups 201 and 20 within the currently valid page.
2 and odd word address groups 203 and 204, CAS precharging is interleaved and high-speed access is achieved. Similarly, as shown in Figure 5 (e), RASI goes to "Low" level, and after that, the power that causes access outside the currently valid page is specified by the DRAM specifications. The LOW level is maintained until the memory in bank 1 is refreshed.
各ワードへのアクセス（よ 第５図の（ｆ）及び、第５
図の（ｇ）に示す如く、ＣＡＳＩＦ、、ＣＡＳｌｏ、を
制御して行なわれ 現在有効となっているページ内で、
偶数ワードアドレス群２０５、２０６と、奇数ワードア
ドレス群２０７、２０８の間で交互にアクセスが行なわ
れる場合、ＣＡＳのプリチャージがインターリーブされ
高速のアクセスが実現されも
更に アクセスがバンク間にまたがる場合も第５図の（
ｂ）及び、第５図の（ｅ）に示す如く、ＲＡＳＯ及び、
ＲＡＳＩのプリチャージがインターリーブされ 高速の
アクセスが実現されも発明が解決しようとする課題
しかしながら上記の様な構成では 各バンクの選択信号
（ＲＡＳＯｌＲＡＳＩ）により選択されたＤ ＲＡ Ｍ
ｉ；Ｌ 現在有効となっているページ外へのアクセ
スが発生する力＼ ＤＲＡＭの仕様で規定されるＲＡＳ
パルスのタイムアウトが発生する力＼或い（よ 選択さ
れたバンク内のメモリリフレッシュが行なわれるまで活
性化状態のまま保持されており、高速ではある方式 消
費電力が大きくなるという問題点を有してい１゜
本発明はかかる点に鑑ム 複数のブロックに分割された
記憶装置を並列にアクセスして記憶装置へのアクセスを
高速化し且つ、 消費電力を低減するメモリ制御装置を
提供することを目的とする。Access to each word (see (f) in Figure 5 and
As shown in (g) of the figure, this is done by controlling CASIF, CASlo, and within the currently valid page,
When accesses are performed alternately between the even word address group 205, 206 and the odd word address group 207, 208, CAS precharging is interleaved and high-speed access is achieved. In Figure 5 (
b) and as shown in FIG. 5(e), RASO and
Even if RASI precharging is interleaved and high-speed access is achieved, the problem that the invention attempts to solve is that, however, in the above configuration, the DRAM selected by the selection signal (RASOlRASI) of each bank.
i;L Force that causes access outside the currently valid page＼ RAS specified in the DRAM specifications
The pulse timeout occurs because the memory in the selected bank remains activated until the memory is refreshed. 1. In view of these points, the present invention aims to provide a memory control device that speeds up access to a storage device by accessing a storage device divided into a plurality of blocks in parallel, and reduces power consumption. do.
課題を解決するための手段
本発明（よ 複数のブロックからなる記憶装置と、前記
記憶装置の各ブロックにアドレス信号を入力し且ス 前
記記憶装置の各ブロックに並列にアクセス信号を入力す
るアクセスタイミング制御装置と、前記アドレス信号反
訳 前記アクセス信号により選択され前記記憶装置より
出力されたデータを保持するラッチとを備えメモリ制御
装置であも作 用
本発明は前記した構成により、中央制御装置によって指
定されたアドレス及び、そのアドレスに先行するアドレ
スのワードをアクセスタイミング制御装置が記憶装置か
ら同時にリードし ラッチに保持すも アクセスタイミ
ング制御装置は ラッチに保持された先行ワードを中央
制御装置によって指定されたアドレスに従へ 順次デー
タバスに出力すも 更に アクセスタイミング制御装置
は 先行ワードが順次データバスに出力されている間に
記憶装置を活性化させているアクセス信号をネゲートシ
消費電力を低減させもまた 異なるアドレス領域を
交互にアクセスする際にｋ 各々のアドレス領域に於い
て中央制御装置が指定するアドレスに先行するアドレス
のワードを同時に先行リードし 複数組備えたラッチの
各組に振り分けて保持することにより、直接記憶装置を
アクセスする頻度を減少させ、その間記憶装置を活性化
させているアクセス信号をネゲートして、更に消費電力
を低減させも
実施例
第１図は本発明の実施例に於けるメモリ制御装置のブロ
ック図を示し 第２図Ｃ表 第１図に示すメモリ制御
装置に於けるメモリリードアクセス処理のタイムチャー
トを示す。また 第３図に第１図に示すメモリ制御装置
に於けるメモリライトアクセス処理のタイムチャートを
示す。第１図に於いて、 １は中央制御装置からのアド
レス信号 ２は中央制御装置からの制御信号 ３はマル
チプレクスされたアドレス信ｑ４〜１４はメモリアクセ
ス制御信号 １５〜２２はラッチの出力制御信号 ２３
はラッチの選択信号 ２４はデータ伝達方向制御信号
２５は中央制御装置へのウェイト制御信号であも １０
０は中央制御装置からのアドレス信号１及び、中央制御
装置からの制御信号２を入カレ 記憶装置へ入力するア
ドレス信号３と、メモリアクセス制御信号４〜１４と、
ラッチの出力制御信号１５〜２２と、ラッチの選択信号
２３と、データ伝達方向制御信号２４と、中央制御装置
へのウェイト制御信号２５とを出力するアクセスタイミ
ング制御装置である。 １０１〜１３２ζ友 アドレス
信号３と、メモリアクセス制御信号４〜１４とを入力し
データの入出力を行なう、それぞれ８ビツト長のＤＲＡ
Ｍ群で、ページモードアクセス方式を有していも まｒ
、１０１〜１１６はバンクＡを、 １１７〜１３２はバ
ンクＢをそれぞれ構威すも 更に １０１〜１０４、１
１７〜１２０は第Ｏワードアドレス群を、 １０５〜１
０８、１２１〜１２４は第１ワードアドレス群を、 １
０９〜１１２、１２５〜１２８は第２ワードアドレス群
を、 １１３〜１１６、１２９〜１３２は第３ワードア
ドレス群をそれぞれ構成すもまた ４〜１４のメモリア
クセス制御信号の八ＲＡＳＡはバンクＡのＲＡＳ信残
ＲＡＳＢはバンクＢのＲＡ Ｓ ４Ｍ匁 ＣＡＳＡＯＯ
〜３はバンクＡの第Ｏワードアドレス群のＣＡ１１ｕ
ＣＡＳＡＩＯ〜３はバンクＡの第１ワードアドレス群
のＣＡ Ｓ ４Ｗ蛛 ＣＡＳＡ２０〜３はバンクＡの第
２ワードアドレス群のＣＡＳ信−ＩＬ ＣＡＳＡ３０
〜３はバンクＡの第３ワードアドレス群のＣＡＳ信ｕｃ
ＡｓＢＯｏ〜３はバンクＢの第Ｏワードアドレス群のＣ
ＡＳ信ｕ ＣＡＳＢＩＯ〜３はバンクＢの第１ワード
アドレス群のＣＡＳ信ｕ ＣＡＳ８２０〜３はバンク
Ｂの第２ワードアドレス群のＣＡＳ信号 ＣＡＳＢ３０
〜３はバンクＢの第３ワードアドレス群のＣＡＳ信号、
ＷＥはメモリライトイネーブル信号である。Means for Solving the Problems The present invention provides a storage device consisting of a plurality of blocks, an access timing for inputting an address signal to each block of the storage device, and an access timing for inputting an access signal to each block of the storage device in parallel. The present invention is also applicable to a memory control device comprising a control device and a latch for holding data selected by the address signal translation and access signal and output from the storage device. The access timing control unit simultaneously reads from the storage device the address that was specified and the word of the address that precedes that address and holds it in the latch. The access timing controller also negates the access signal that activates the storage device while the previous word is sequentially output to the data bus to reduce power consumption. When accessing the address areas alternately, the word of the address preceding the address designated by the central controller in each address area is simultaneously read in advance and held in each set of latches. , the frequency of direct access to the storage device is reduced, and the access signal that activates the storage device is negated during that time, thereby further reducing power consumption. Embodiment FIG. 1 shows a memory in an embodiment of the present invention. Fig. 2 shows a block diagram of the control device; Table C shows a time chart of memory read access processing in the memory control device shown in Fig. 1; Fig. 3 shows a block diagram of the memory control device shown in Fig. 1; A time chart of write access processing is shown. In Fig. 1, 1 is an address signal from the central control unit, 2 is a control signal from the central control unit, and 3 is a multiplexed address signal q4 to q14 is a memory access control signal. 15 to 22 are latch output control signals 23
is a latch selection signal 24 is a data transmission direction control signal
25 is a weight control signal to the central controller.10
0 inputs address signal 1 from the central control device and control signal 2 from the central control device; address signal 3 input to the storage device; memory access control signals 4 to 14;
This is an access timing control device that outputs latch output control signals 15 to 22, a latch selection signal 23, a data transmission direction control signal 24, and a wait control signal 25 to the central control device. 101-132ζ Friend: 8-bit long DRA that inputs address signal 3 and memory access control signals 4-14 and performs data input/output.
Group M may have a page mode access method.
, 101 to 116 constitute bank A, and 117 to 132 constitute bank B. In addition, 101 to 104, 1
17 to 120 are the O-th word address group, 105 to 1
08, 121 to 124 are the first word address group, 1
09 to 112 and 125 to 128 constitute the second word address group, and 113 to 116 and 129 to 132 constitute the third word address group. Also, 8 RASA of the memory access control signals 4 to 14 is the RAS of bank A. confidence
RASB is Bank B's RA S 4M momme CASAOO
~3 is CA11u of the O-th word address group of bank A
CASAIO~3 is the CAS 4W spider of the first word address group of bank A CASA20~3 is the CAS signal-IL of the second word address group of bank A CASA30
~3 is the CAS signal uc of the third word address group of bank A
AsBOo~3 is C of the Oth word address group of bank B
AS signal u CASBIO~3 is the CAS signal u of the first word address group of bank B CAS820~3 is the CAS signal of the second word address group of bank B CASB30
~3 is the CAS signal of the third word address group of bank B,
WE is a memory write enable signal.
９０〜９３（よ ラッチ選択信号２３と、メモリライト
イネーブル信号１４と、メモリアクセス制御信号５〜８
、１０−１３とを入力し ラッチイネーブル信号２９〜
３２を出力する３人力ＮＡＮＤであも ９４〜９７ζよ
ラッチ選択信号２３と、メモリライトイネーブル信号
１４と、ラッチ出力制御信号１５〜２２とを入力し ラ
ッチ出力イネーブル信号３３〜４８を出力する３人力Ｎ
ＡＮＤであも
１３３〜１９６は ラッチイネーブル信号２９〜３２と
、ラッチ出力イネーブル信号３３〜４８と、記憶装置の
出力データとを入力し 記憶装置が出力したデータを保
持するラッチで、 １３３〜１６４は 記憶装置に記憶
される命令情報を保持する命令用ラッチであも また
１６５〜１９６は 記憶装置に記憶されるデータ情報を
保持するデータ用ラッチであも
１９７はデータ伝達方向制御信号２４を入力しＤＲＡＭ
へのリードアクセス時には中央制御装置からのデータバ
スをラッチの出力データパスに接続Ｌ ＤＲＡＭへの
ライトアクセス時には中央制御装置からのデータバスを
ＤＲＡＭへの入力データパスに接続するスイッチである
。90-93 (latch selection signal 23, memory write enable signal 14, memory access control signal 5-8
, 10-13 and latch enable signal 29~
It is also possible to use a three-man NAND that outputs 32 94 to 97 ζ. Three-man power inputs the latch selection signal 23, memory write enable signal 14, and latch output control signals 15 to 22, and outputs the latch output enable signals 33 to 48. N
In the AND mode, 133 to 196 are latches that input the latch enable signals 29 to 32, latch output enable signals 33 to 48, and the output data of the storage device, and hold the data output by the storage device. It is also an instruction latch that holds instruction information stored in a storage device.
165 to 196 are data latches that hold data information stored in the storage device, and 197 is a DRAM that inputs the data transmission direction control signal 24.
This is a switch that connects the data bus from the central control unit to the output data path of the latch during read access to the L DRAM, and connects the data bus from the central control unit to the input data path to the DRAM during write access to the L DRAM.
以上の様に構成された本実施例のメモリ制御装置につい
て、以下その動作を説明すも
バンクＡへのリードアクセスが行なわれた場合、ｊｌＧ
２ （ｂ）図に示す如く、アクセスタイミング制御装
置１００がＲＡＳＡを”ＬＯＷ”レベルとしバンクＡを
構成するＤＲＡＭ群１０１〜１１６の内１ページを選択
する。選択されたページ内の各ワードへのアクセスは
アクセスタイミング制御装置１００がＣＡＳＡＯＯ〜３
、ＣＡＳＡ １０〜３、ＣＡＳＡ２０〜３、ＣＡＳＡ３
０〜３を制御して行なＬ＼ 第２ （Ｃ）阻 第２ （
ｄ）は 第２（ｅ）図及び、第２（ｆ）図に示す如く、
ＣＡＳＡＯＯ〜３、ＣＡＳＡ １０〜３、ＣＡＳＡ２０
〜３、ＣＡＳＡ３０〜３を同時に”Ｌｏｗ レベルと
して、アドレス信号ｌにより指定されたアドレスのワー
ドを含水 ワードアドレスのＬＳ８２ビットのみが互い
に異なる４ワードのデータをＤＲＡＭ群１０１〜１１６
より同時にリードすも この隊 メモリアクセスタイミ
ング制御装置１００ζ友 中央制御装置が中央制御装置
からの制御信号２に於いて、命令フェッチサイクルを指
定していれば ラッチ選択信号２３を” Ｈｉ ｇ ｈ
”レベルとし 中央制御装置が中央制御装置からの制御
信号２に於いて、データフェッチサイクルを指定してい
れば ラッチ選択信号２３を”Ｌｏｗ”レベルとする。The operation of the memory control device of this embodiment configured as described above will be explained below. When a read access is made to bank A, jlG
2(b) As shown in the figure, the access timing control device 100 sets RASA to the "LOW" level and selects one page from the DRAM group 101 to 116 forming bank A. Access to each word within the selected page is
The access timing control device 100 is CASAOO~3
, CASA 10-3, CASA20-3, CASA3
Control 0 to 3 L\ 2nd (C) Block 2nd (
d) as shown in Figures 2(e) and 2(f),
CASAOO~3, CASA 10~3, CASA20
~3. Simultaneously set CASA30~3 to "Low level" and hydrate the word at the address specified by the address signal l. Four words of data that differ from each other only in the LS82 bit of the word address are transferred to DRAM groups 101~116.
If the central controller specifies the instruction fetch cycle in the control signal 2 from the central controller, the latch selection signal 23 will be set to "High".
If the central control unit specifies a data fetch cycle in the control signal 2 from the central control unit, the latch selection signal 23 is set to the “Low” level.
この結果 命令フェッチサイクルの際には ３人力ＮＡ
ＮＤ９０の出力２９がアサートされ ３人力ＮＡＮＤ９
１の出力３０がネゲートされて、ＤＲＡＭ群１０１−１
１６より同時にリードされた４ワードは命令用ラッチ１
３３〜１４８に保持され また データフェッチサイク
ルの際に（友 ３人力ＮＡＮＤ９１の出力３０がアサー
トされ ３人力ＮＡＮＤ９０の出力２９がネゲートされ
て、ＤＲＡＭｌｌ ０１〜１１６より同時にリードされ
た４ワードはデータ用ラッチ１．６５〜１８０に保持さ
れも 更に ラッチ出力制御信号１５〜１８は第２（ｇ
）は 第２ （ｈ） ＠ 第２ （１）図及び、第２
（ｊ）図に示す如く出力され この結果 命令フェッチ
サイクルの際に（よ３人力ＮＡＮＤ９４の出力３３〜３
６がインターリーブされてアサートされ 命令用ラッチ
１３３〜１４８に保持されている第０ワードから第３ワ
ードまでのへ 中央制御装置が指定するアドレスのワー
ドのみをインターリーブしてデータバスに出力する。同
様に データフェッチサイクルの際には ３人力ＮＡＮ
Ｄ９５の出力４１〜４４がインターリーブされてアサー
トされ データ用ラッチ１６５〜１８０に保持されてい
る第Ｏワードから第３ワードまでのへ 中央制御装置が
指定するアドレスのワードのみをインターリーブしてデ
ータバスに出力する。以降のリードアクセスに於いて、
アドレス信号１のＬＳ８２ビット以外のビットが前回の
リードアクセスが行なわれたアドレス内容と異なる場合
の、ｋ ＤＲＡＭ群から４ワードが同時にリードされ
アドレス信号ｌのＬＳ８２ビット以外のビットが前回
のリードアクセスが行なわれたアドレス内容と同じ場合
１１ＲＡｓＡ、ＣＡＳＡＯＯ〜３、ＣＡＳＡ １０〜３
、ＣＡＳＡ２０〜３及び、ＣＡＳＡ３０〜３はネゲート
される。As a result, during the instruction fetch cycle, 3-man NA
Output 29 of ND90 is asserted and 3-person NAND9
1 is negated, and the DRAM group 101-1
4 words read simultaneously from 16 are instruction latch 1
33 to 148, and during a data fetch cycle (output 30 of the three-way NAND91 is asserted, output 29 of the three-way NAND90 is negated, and the four words simultaneously read from the DRAM11 to 116 are held in the data latch). Even if the latch output control signals 15 to 18 are held at 1.65 to 180, the second (g
) is 2nd (h) @ 2nd (1) figure and 2nd
(j) Output as shown in the figure As a result, during the instruction fetch cycle (outputs 33 to 3 of the 3-man NAND94)
6 is interleaved and asserted, and only the words at the address specified by the central controller are interleaved and output to the data bus. Similarly, during the data fetch cycle, 3-person NAN
The outputs 41 to 44 of D95 are interleaved and asserted to the data bus from the Oth word to the third word held in the data latches 165 to 180.Only the word at the address specified by the central controller is interleaved and sent to the data bus. Output. In subsequent read access,
When the bits other than the LS82 bit of address signal 1 differ from the contents of the address used in the previous read access, four words are simultaneously read from the k DRAM group. 11RAsA, CASAOO~3, CASA 10~3 if the address content is the same as the one made
, CASA20-3, and CASA30-3 are negated.
バンクＢへのリードアクセスが行なわれた場合もバンク
Ａに対するリードアクセスと同様である。A read access to bank B is similar to a read access to bank A.
即ｆ、、第２ （ｋ）図に示す如く、アクセスタイミ
ング制御装置１００がＲＡＳＢを’ Ｌｏｗ″ルベルと
し バンクＢを構成するＤＲＡＭＷｌ １７〜１３２の
内１ページを選択すも 選択されたページ内の各ワード
へのアクセスは アクセスタイミング制御装置１００が
ＣＡＳＢＯＯ〜３、ＣＡＳＢ１０〜３、 ＣＡＳＢ２０
〜３、 ＣＡＳＢ３０〜３を制御して行なＬ＼ 第２
（１）＠ 第２ （ｍ）は 第２（ｎ）図及び、第２
（０）図に示す如く、ＣＡＳＢＯＯ〜３、ＣＡＳＢＩＯ
〜３、ＣＡＳＢ２０〜３、ＣＡＳＢ３０〜３を同時に”
Ｌｏｗ”レベルとして、 ＤＲＡＭ群１１７〜１３２よ
り４ワードのデータを同時にリードすも この隊 メモ
リアクセスタイミング制御装置１００ ｊ：Ｌ 中央
制御装置が中央制御装置からの制御信号２に於いて、命
令フェッチサイクルを指定していれば ラッチ選択信号
２３を”Ｈｉｇｈ”レベルとし 中央制御装置が中央制
御装置からの制御信号２に於いて、データフェッチサイ
クルを指定していればラッチ選択信号２３を”Ｌｏｗ”
レベルとす瓜この結果 命令フェッチサイクルの際にｉ
ｔ ３人力ＮＡＮＤ９２の出力３１がアサートされ
３人力ＮＡＮＤ９３の出力３２がネゲートされて、ＤＲ
ＡＭ群１１７〜１３２より同時にリードされた４ワード
は命令用ラッチ１４９〜１６４に保持され また デー
タフェッチサイクルの際には ３人力ＮＡＮＤ９３の出
力３２がアサートされ ３人力ＮＡＮＤ９２の出力３１
がネゲートされて、ＤＲＡＭ群１１７〜１３２より同時
にリードされた４ワードはデータ用ラッチ１８１〜１９
６に保持されも 更に ラッチ出力制御信号１９〜２２
（よ第２（ｐ）Ｉｎ 第２（ｑ）＠ 第２（ｒ）図及び
、第２（ｓ）図に示す如く出力され この結果 命令フ
ェッチサイクルの際に（よ ３人力ＮＡＮＤ９６の出力
３７〜４０がインターリーブされてアサートされ 命令
用ラッチ１４９〜１６４に保持されている第０ワードか
ら第３ワードまでのへ 中央制御装置が指定するアドレ
スのワードのみをインターリーブしてデータバスに出力
すも同様に データフェッチサイクルの際にζよ ３人
力ＮＡＮＤ９７の出力４５〜４８がインターリーブされ
てアサートされ データ用ラッチ１８１〜１９６に保持
されている第Ｏワードから第３ワードまでのへ 中央制
御装置が指定するアドレスのワードのみをインターリー
ブしてデータバスに出力すも 以降のリードアクセスに
於いて、アドレス信号１のＬＳ８２ビット以外のビット
が前回のリードアクセスが行なわれたアドレス内容と異
なる場合の、”ｘ ＤＲＡＭ群から４ワードが同時に
リードされ アドレス信号ｌのＬＳ８２ビット以外のビ
ットが前回のリードアクセスが行なわれたアドレス内容
と同じ場合４１ ＲＡ Ｓ Ｂ、 ＣＡ Ｓ Ｂ
００〜３、ＣＡＳＢ １０〜３、 ＣＡＳＢ２０〜３、
及び、ＣＡＳＢ３０〜３はネゲートされもバンクＡへの
ライトアクセスが行なわれた場合（表 アドレス信号１
により指定されたアドレスのみへのライト操作が行なわ
れも 即杖 第３（ｂ）図に示す如く、アクセスタイミ
ング制御装置１００がＲＡＳＡを”Ｌｏｗ’ レベルと
し バンクＡを構成するＤＲＡＭ群１０１〜１１６の内
１ページを選択すも 選択されたページ内の各ワードへ
のアクセスは アクセスタイミング制御装置１００がＣ
ＡＳＡＯＯ〜３、ＣＡＳＡ１０〜３、ＣＡＳＡ２０〜３
、ＣＡＳＡ３０〜３を制御して行な１、Ｌ 第３（ｃ）
Ｉｎ 第３（ｄ）Ｅｌ 第３（ｅ）図及び、第３（ｆ）
図に示す如く、ＣＡＳＡＯＯ〜３、ＣＡＳＡＩＯ〜３、
ＣＡＳＡ２０〜３、ＣＡＳＡ３０〜３のへ 中央制御装
置の指定するアドレス及び、データ長に相当するＤＲＡ
ＭのＣＡＳ信号のみを”Ｌｏｗ レベルとしてデータ
バス上のデータをＤＲＡＭにライトすも
バンクＢへのライトアクセスが行なわれた場合（よ ア
ドレス信号１により指定されたアドレスのみへのライト
操作が行なわれる。即板 第３（ｋ）図に示す如く、ア
クセスタイミング制御装置１００がＲＡＳＢを’ Ｌｏ
ｗ”レベルとし バンクＢを構成するＤＲＡＭ群１１７
〜１３２の内１ページを選択する。選択されたページ内
の各ワードへのアクセスは アクセスタイミング制御装
置１００がＣＡＳＢＯＯ〜３、ＣＡＳＢＩＯ〜３、ＣＡ
ＳＢ２０〜３、ＣＡＳＢ３０〜３を制御して行なｔ、＼
第３（１）Ｅｌ 第３（ｍ）Ｅｌ 第３（ｎ）図
及び、第３（ｏ）図に示す如く、ＣＡＳＢＯＯ〜３、Ｃ
ＡＳＢ１０〜３、ＣＡＳＢ２ｏ〜３、ＣＡＳＢ３０〜３
のへ 中央制御装置の指定するアドレス及べ データ長
に相当するＤＲＡＭのＣＡＳ信号のみを” Ｌｏｗ
レベルとしてデータバス上のデータをＤＲＡＭにライト
すも
以上の様に本実施例によれ４；ＬＤＲＡＭＤＲＡＭ群１
３２へのリードアクセスの際欧 中央制御装置の指定す
るアドレスのワードを含む連続したアドレスの４ワード
を同時にリードム ラッチに保持することにより、以降
引き続くアドレスのワードのリードアクセス時に（友
引き続くアドレスのワードのへ 同時にリードした４ワ
ードに含まれるワードに関して（よ 直接ＤＲＡＭへの
アクセスを行なうことなく、ラッチの出力をイネーブル
にすることのみによりデータバスへのリードを行なうこ
とができる。更に ４ワードを保持するラッチを、命令
風 データ用の２組使用することで、記憶装置に対する
命令フェッチ及べ データフェッチが交互に実行される
場合にもＤＲＡＭへのアクセス回数を減少させることが
でき、このＭＤＲＡＭを待機状態としているので、従来
例に比べて消費電力を低減させることが可能であり、ま
た同時に ラッチに保持されるワードをインターリーブ
してデータバスにリードすることにより高速アクセスを
も可能としている。Immediately, as shown in FIG. 2(k), the access timing control device 100 sets RASB to 'Low' level and selects one page among the DRAMWs 17 to 132 constituting bank B. Access to each word is performed by the access timing control device 100 using CASBOO~3, CASB10~3, CASB20.
~3, Control CASB30~3 L\ 2nd
(1) @ 2nd (m) is 2nd (n) and 2nd
(0) As shown in the figure, CASBOO~3, CASBIO
~3, CASB20~3, CASB30~3 at the same time”
4 words of data are simultaneously read from the DRAM groups 117 to 132 as "Low" level. If the central control unit specifies the data fetch cycle in the control signal 2 from the central control unit, the latch selection signal 23 is set to the “Low” level.
The result of this level and melon is i during the instruction fetch cycle.
t Output 31 of the 3-power NAND92 is asserted.
The output 32 of the three-man NAND93 is negated, and the DR
The four words read simultaneously from the AM groups 117 to 132 are held in the instruction latches 149 to 164, and during the data fetch cycle, the output 32 of the 3-man NAND 93 is asserted, and the output 31 of the 3-man NAND 92 is asserted.
are negated and the four words simultaneously read from the DRAM groups 117 to 132 are stored in the data latches 181 to 19.
Even if held at 6, latch output control signals 19 to 22
(2nd (p) In 2nd (q) @ output as shown in Figures 2(r) and 2(s). As a result, during the instruction fetch cycle, (37~ 40 is interleaved and asserted to the 0th word to the 3rd word held in the instruction latches 149 to 164. Similarly, only the word at the address specified by the central controller is interleaved and output to the data bus. During a data fetch cycle, outputs 45 to 48 of the three-way NAND 97 are interleaved and asserted to the address specified by the central controller from the Oth word to the third word held in the data latches 181 to 196. In the subsequent read access, if the bits other than the LS82 bit of address signal 1 differ from the contents of the address used in the previous read access, "x" DRAM group 41 RA S B, CA SB
00-3, CASB 10-3, CASB20-3,
And, if write access to bank A is performed even though CASB30 to CASB3 are negated (Table address signal 1
Even if a write operation is performed only to the address specified by When one page is selected, the access timing control device 100 controls access to each word within the selected page.
ASAOO~3, CASA10~3, CASA20~3
, control CASA30~3 to perform 1, L 3rd (c)
In 3rd(d)El 3rd(e) and 3rd(f)
As shown in the figure, CASAOO~3, CASAIO~3,
To CASA20-3, CASA30-3 DRA corresponding to the address and data length specified by the central controller
When writing the data on the data bus to the DRAM with only the CAS signal of M set to low level, a write access to bank B is performed (a write operation is performed only to the address specified by address signal 1). As shown in FIG. 3(k), the access timing control device 100 sets the RASB to 'Lo'.
DRAM group 117 constituting bank B.
Select one page from ~132. Access to each word in the selected page is performed by the access timing control device 100 using CASBOO~3, CASBIO~3, CA
Perform this by controlling SB20-3 and CASB30-3.
3 (1) El 3 (m) El As shown in Figure 3 (n) and Figure 3 (o), CASBOO ~ 3, C
ASB10~3, CASB2o~3, CASB30~3
Only the DRAM CAS signal corresponding to the address and data length specified by the central control unit is set to "Low".
According to this embodiment, the data on the data bus is written to the DRAM as a level 4; LDRAM DRAM group 1
By simultaneously holding four words of consecutive addresses, including the word of the address designated by the European central control unit, in the lead latch, when read accessing the word of the address specified by the European central control unit,
Words included in the four words read simultaneously can be read to the data bus by simply enabling the output of the latch without directly accessing the DRAM. By using two sets of 4-word latches for instruction-like data, the number of accesses to DRAM can be reduced even when instruction fetches and data fetches to the storage device are executed alternately. Since this MDRAM is in a standby state, it is possible to reduce power consumption compared to conventional examples, and at the same time, by interleaving the words held in latches and reading them to the data bus, high-speed access is also possible. There is.
殊 本実施例に於いて、ワード長を３２ビツトとして説
明を行なった力支 ワード長は４ビツト、８ビツト、
１６ビツト又は６４ビツトでもよく、ビット数に何ら制
限はな賎 また 本実施例に於いて、命令リード風 デ
ータリード用の２組のラッチを用いた力（ラッチする情
報の対象１よ 命令及び、データに限らず、他の情報を
対象としてもよ賎 更に リード用のラッチに限らず、
ライト用のラッチとして用いてもよく、ラッチの組数に
関しても何ら制限はなＬｙ ＤＲＡＭ群を構成するバ
ンク数及ｆｆ、ＤＲＡＭ群より同時にリードされラッチ
に保持されるワード数に関しても何ら制限はな賎 更に
複数のブロックからなる記憶装置もＤＲＡＭに限らず
、スタティックランダムアクセスメモリ （ＳＲＡＭ）
を用いてもよ（１発明の詳細
な説明したように 本発明によれば 複数のブロックか
らなる記憶装置へのリードアクセスの際に 中央制御装
置の指定するアドレスのワードを含へ 先行するアドレ
スのワードをも同時にリードしてラッチに保持し 先行
するワードのリード時に記憶装置を不活性状態にしてラ
ッチの出力のみをインターリーブしてリードを行なうこ
とにより、記憶装置への高速のアクセスを行ない且つ、
消費電力を低減することが可能であり、また アドレス
領域の異なるワードを交互にリードする場合に於いてＬ
複゛数のラッチを備えることにより直接記憶装置をア
クセスする頻度を減少させ、その間記憶装置を不活性状
態にしてラッチの出力のみをインターリーブしてリード
を行なうことによって、更に消費電力を低減することが
可能で、特版 画像メモリ啄 連続したアドレスへのリ
ードアクセスが多用される記憶装置に関して本発明を用
いた場合、その実用的効果は大き鶏In particular, in this embodiment, the word length is 32 bits, but the word lengths are 4 bits, 8 bits,
It may be 16 bits or 64 bits, and there is no restriction on the number of bits.In addition, in this embodiment, the power using two sets of latches for reading data (object 1 of the information to be latched, instruction and It can be used not only for data but also for other information.
It may also be used as a latch for writing, and there are no restrictions on the number of latches.Ly There are no restrictions on the number of banks and ffs that make up the DRAM group, or the number of words that are simultaneously read from the DRAM group and held in the latches. Furthermore, storage devices consisting of multiple blocks are not limited to DRAM, but also static random access memory (SRAM).
According to the present invention, when a read access is made to a storage device consisting of a plurality of blocks, the word of the address specified by the central control unit is included (as described in the detailed description of the invention). By simultaneously reading the word and holding it in the latch, and by interleaving only the output of the latch with the memory device inactive when reading the preceding word and performing the read, high-speed access to the memory device is achieved.
It is possible to reduce power consumption, and when reading words in different address areas alternately, L
By providing multiple latches, the frequency of direct access to the storage device is reduced, and during that time the storage device is kept inactive, and only the outputs of the latches are interleaved for reading, thereby further reducing power consumption. When the present invention is applied to a storage device in which read access to consecutive addresses is frequently used, the practical effects will be significant.
第１図は本発明に於ける一実施例のメモリ制御装置の構
成飄 第２図は同実施例の記憶装置に対するリードアク
セス時の動作を示すタイムチャート、第３図は本発明の
記憶装置に対するライトアクセス時の動作を示すタイム
チャート、第４図は従来のメモリ制御装置の構成阻 第
５図は同従来例の動作を示すタイムチャートであも
９０〜９７・・・３人力ＮＡＮＤ。
１００・・・アクセスタイミング制御装置１０１〜１３
２ ・・・ ＤＲＡＭ瓢
１３３〜１９６ ・・・ ラッチ。FIG. 1 shows the configuration of a memory control device according to an embodiment of the present invention. FIG. 2 is a time chart showing the operation during read access to a storage device according to the same embodiment. FIG. FIG. 4 is a time chart showing the operation during write access, and FIG. 5 is a time chart showing the operation of the conventional memory control device. 90-97...3 manual NAND. 100... Access timing control devices 101 to 13
2... DRAM gourd 133-196... Latch.
Claims (4)
置の各ブロックにアドレス信号を出力し且つ、前記記憶
装置の各ブロックに並列にアクセス信号を出力するアク
セスタイミング制御装置と、前記アドレス信号及び、前
記アクセス信号により選択され前記記憶装置より出力さ
れたデータを保持するラッチとを備えたことを特徴とす
るメモリ制御装置。(1) A storage device consisting of a plurality of blocks, an access timing control device that outputs an address signal to each block of the storage device and an access signal to each block of the storage device in parallel, and an access timing control device that outputs an access signal to each block of the storage device, and and a latch that holds data selected by the access signal and output from the storage device.
憶装置の複数のブロックを同時アクセスし、前記同時ア
クセスの結果前記記憶装置が同時に出力した複数データ
をラッチが同時に保持し、前記ラッチが前記複数データ
の内、アドレス信号により指定されるデータをデータバ
スに出力し且つ、前記記憶装置のライト時には、前記ア
クセス信号が前記記憶装置の内、前記アドレス信号によ
り指定される特定の記憶装置をアクセスすることを特徴
とする請求項１記載のメモリ制御装置。(2) When reading from a storage device, an access signal simultaneously accesses a plurality of blocks of the storage device, a latch simultaneously holds multiple pieces of data that the storage device simultaneously outputs as a result of the simultaneous access, and the latch Among the data, the data specified by the address signal is output to the data bus, and when writing to the storage device, the access signal accesses a specific storage device specified by the address signal among the storage devices. The memory control device according to claim 1, characterized in that:
する請求項２記載のメモリ制御装置。(3) The memory control device according to claim 2, wherein the latch is comprised of a plurality of sets of latches.
域に記憶されるデータを、前記アドレス領域毎にそれぞ
れ保持することを特徴とする請求項３記載のメモリ制御
装置。(4) The memory control device according to claim 3, wherein a plurality of sets of latches hold data stored in different address areas of the storage device, respectively for each address area.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086510A JPH03286234A (en) | 1990-03-30 | 1990-03-30 | Memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086510A JPH03286234A (en) | 1990-03-30 | 1990-03-30 | Memory control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03286234A true JPH03286234A (en) | 1991-12-17 |
Family
ID=13888979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086510A Pending JPH03286234A (en) | 1990-03-30 | 1990-03-30 | Memory control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03286234A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000734A1 (en) * | 1997-06-27 | 1999-01-07 | Hitachi, Ltd. | Memory module and data processing system |
| US8868829B2 (en) | 2006-07-31 | 2014-10-21 | Google Inc. | Memory circuit system and method |
| US8949519B2 (en) | 2005-06-24 | 2015-02-03 | Google Inc. | Simulating a memory circuit |
| US8972673B2 (en) | 2006-07-31 | 2015-03-03 | Google Inc. | Power management of memory circuits by virtual memory simulation |
| US8977806B1 (en) | 2006-10-05 | 2015-03-10 | Google Inc. | Hybrid memory module |
| US9047976B2 (en) | 2006-07-31 | 2015-06-02 | Google Inc. | Combined signal delay and power saving for use with a plurality of memory circuits |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
-
1990
- 1990-03-30 JP JP2086510A patent/JPH03286234A/en active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000734A1 (en) * | 1997-06-27 | 1999-01-07 | Hitachi, Ltd. | Memory module and data processing system |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8949519B2 (en) | 2005-06-24 | 2015-02-03 | Google Inc. | Simulating a memory circuit |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US9542353B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US9727458B2 (en) | 2006-02-09 | 2017-08-08 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US9047976B2 (en) | 2006-07-31 | 2015-06-02 | Google Inc. | Combined signal delay and power saving for use with a plurality of memory circuits |
| US8972673B2 (en) | 2006-07-31 | 2015-03-03 | Google Inc. | Power management of memory circuits by virtual memory simulation |
| US8868829B2 (en) | 2006-07-31 | 2014-10-21 | Google Inc. | Memory circuit system and method |
| US8977806B1 (en) | 2006-10-05 | 2015-03-10 | Google Inc. | Hybrid memory module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6466511B2 (en) | Semiconductor memory having double data rate transfer technique | |
| US7624238B2 (en) | Memory controller and data processing system | |
| US20030217223A1 (en) | Combined command set | |
| US20100332718A1 (en) | System and method for providing configurable latency and/or density in memory devices | |
| JP2895488B2 (en) | Semiconductor storage device and semiconductor storage system | |
| JP2000137983A (en) | Semiconductor storage | |
| JPS63155494A (en) | Pseudo static memory device | |
| JPH03286234A (en) | Memory control device | |
| US20060059320A1 (en) | Memory control device | |
| JP2004342244A (en) | Semiconductor memory system and electronic device | |
| KR100563893B1 (en) | Ram having multiple ports sharing common memory locations | |
| JP2014154119A (en) | Memory controller and semiconductor storage device | |
| WO2006050983A1 (en) | Memory access using multiple sets of address/data lines | |
| TWI321793B (en) | ||
| JP3708801B2 (en) | Semiconductor memory device | |
| KR950009451A (en) | Data processing system | |
| JPH0337747A (en) | Storage device controller, disk cache method and disk cache system | |
| JPH10326491A (en) | Memory unit, sram cell, and data transfer method | |
| KR950008663B1 (en) | Dram access control apparatus | |
| JPH04324187A (en) | Dynamic ram | |
| JPH0778989B2 (en) | Semiconductor memory device | |
| US20060271756A1 (en) | Apparatus and method for reducing delay in operating time caused during DRAM hidden refresh operation | |
| JPH08106778A (en) | Synchronous semiconductor memory | |
| JPH05101650A (en) | Refreshing method for dynamic memory | |
| JPH0855473A (en) | Writing method of data to semiconductor memory and semiconductor memory |