JPH03283656A - Cmos integrated circuit device for plural voltages - Google Patents
Cmos integrated circuit device for plural voltagesInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低圧トランジスタと二重拡散構造のソース・
ドレイン層を備える高圧トランジスタが同一チップ内に
作り込まれる複数電圧用ＣＭＯＳ集積回路装置に関する
。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to a low voltage transistor and a source/double diffusion structure.
The present invention relates to a multi-voltage CMOS integrated circuit device in which a high-voltage transistor including a drain layer is built into the same chip.
近年の半導体技術の進展によって、５ｖ程度の低圧下で
動作するＣＭＯ５集積回路装置の集積度が著しく向上さ
れたが、最近では敞十Ｖないしそれ以上の電圧下で動作
する負荷例えば表示パネルの多数個の画素を直接駆動す
る用途が増加して来ており、このため低圧用と高圧用の
ＭＯＳ トランジスタを同一チップに作り込み複数個の
電源電圧で動作させる複数電圧用ＣＭＯＳ集積回路装置
が開発されて置産段階に入っている。Recent advances in semiconductor technology have significantly improved the degree of integration of CMO5 integrated circuit devices that operate at voltages as low as 5V, but recently many loads, such as display panels, that operate at voltages of 100V or higher have improved significantly. Applications for directly driving individual pixels are increasing, and for this reason, multi-voltage CMOS integrated circuit devices have been developed that incorporate low-voltage and high-voltage MOS transistors on the same chip and operate with multiple power supply voltages. It is now in the stage of giving birth.
かかる集積回路装置に組み込まれる高圧ＭＯＳトランジ
スタでは、周知のようにそのソース・ドレイン層を不純
物濃度を互いに異ならせた内側層と外側層からなる二重
拡散構造とすることにより高耐圧化するのが通例である
。As is well known, in high-voltage MOS transistors incorporated in such integrated circuit devices, high breakdown voltage can be achieved by forming the source/drain layers into a double-diffused structure consisting of an inner layer and an outer layer with different impurity concentrations. It is customary.
ところが、集積回路装置で負荷を直接駆動すると、その
負荷との接続点から外部ノイズ９とくに負荷開閉に伴う
鋭いスパイク状のノイズが侵入して、ＣＭＯ５回路がラ
ッチアップが生じやすくなる０周知のとおりこのランチ
アップ現象は、集積回路装置の半導体内の寄生サイリス
タがノイズでトリガされて導通しｌ対の電源端子間を短
絡するもので、給電を切らない限り回復せず、集積回路
が動作不能に陥るだけでな（そのまま放置すると焼損の
おそれがある。However, when a load is directly driven by an integrated circuit device, external noise9, especially sharp spike-like noise due to load switching, enters from the connection point with the load, making the CMO5 circuit susceptible to latch-up0. This launch-up phenomenon occurs when a parasitic thyristor in the semiconductor of an integrated circuit device is triggered by noise and conducts, causing a short circuit between a pair of power supply terminals.It does not recover unless the power supply is turned off, and the integrated circuit becomes inoperable. (If left as is, there is a risk of burnout.)
従って、負荷を直接駆動するＣＭＯ３集積回路装置では
、とくにそのラッチアップ耐量を高める必要があり、こ
のためその構成回路素子としてのＭＯＳｌ−ランジスタ
を個別に取り囲むように素子分離層を設けるのが望まし
い、第５図と第６図はかかる素子分離層を設けたＭＯ３
Ｌランジスタの構造を示すもので、第５図には相補な低
圧ＭＯＳトランジスタ対５０ｎと５０Ｐが、第６図には
同様に相補な高圧ＭＯ３Ｌランジスタ対６０ｎと６０Ｐ
がそれぞれ示されている。Therefore, in a CMO3 integrated circuit device that directly drives a load, it is particularly necessary to increase its latch-up resistance, and for this reason, it is desirable to provide an element isolation layer so as to individually surround the MOS transistors as constituent circuit elements. FIG. 5 and FIG. 6 show MO3 provided with such an element isolation layer.
The structure of the L transistor is shown in FIG. 5, which shows a complementary low-voltage MOS transistor pair 50n and 50P, and FIG. 6, which shows a complementary high-voltage MO3L transistor pair 60n and 60P.
are shown respectively.
第５図の低圧側では、通例のようにｎチャネルＭＯＳト
ランジスタ５０ｎはｐ形のウェル２とｐ形のサブストレ
ート接続層８とｎ形のソース・ドレイン層対１３とゲー
ト酸化膜２２上のゲー）３０とからなり、ｐチャネルＭ
ＯＳトランジスタ５０ｐはｎ形の基Ｉｆとｎ形のサブス
トレート接続層９とＰ形のソース・ドレイン層ｌＯとゲ
ート３０とからなり、これらのラッチアップ防止対策用
に、ｎチャネルＭＯＳトランジスタ５０ｎにはＰ形の素
子分離層１２が、ｐチ中ネルＭＯＳトランジスタ５ｏＰ
にはｎ形の素子分離層１５がそれぞれ周囲を取り囲む環
状にかつ高不純物濃度で拡散される。On the low voltage side in FIG. 5, as usual, an n-channel MOS transistor 50n includes a p-type well 2, a p-type substrate connection layer 8, an n-type source/drain layer pair 13, and a gate on the gate oxide film 22. ) 30, p channel M
The OS transistor 50p consists of an n-type base If, an n-type substrate connection layer 9, a P-type source/drain layer lO, and a gate 30. To prevent these latch-ups, the n-channel MOS transistor 50n has a The P-type element isolation layer 12 is a p-type medium channel MOS transistor 5oP.
An n-type element isolation layer 15 is diffused with a high impurity concentration in a ring shape surrounding the respective peripheries.
しかし、第６図の高圧側では高耐圧化の必要があるので
、ｎチ中ネルＭＯＳトランジスタロ０ｎのｎ形のソース
・ドレイン層が中不純物濃度の外側層５と高不純物濃度
の内側層１４からなる二重拡散構造にされ、ｐチャネル
ＭＯＳトランジスタロ０ｐ側でもそのｐ形のソース・ド
レイン層が中不純物濃度の外側層４と高不純物濃度の内
側層１１とからなる二重拡散構造にされる。However, on the high voltage side of FIG. 6, it is necessary to increase the withstand voltage, so the n-type source/drain layer of the n-channel medium channel MOS transistor 0n is divided into an outer layer 5 with a medium impurity concentration and an inner layer 14 with a high impurity concentration. The p-type source/drain layer of the p-channel MOS transistor RO 0p side also has a double-diffused structure consisting of an outer layer 4 with a medium impurity concentration and an inner layer 11 with a high impurity concentration. Ru.
かかる二重拡散構造のソース・ドレイン層の他は、ｎチ
＋ネルＭＯＳトランジスタロ０ｎがＰ形のウェル３とｐ
形のサブストレート接続層６とゲート３０とから、Ｐチ
＋ネルＭＯＳトランジスタロ０ｐがｎ形の基板ｌとｎ形
のサブストレート接続層７とゲート３０とからそれぞれ
なるのは通例のとおりであるが、さらにラッチアップ防
止のために、ｎチャネルＭＯＳトランジスタロ０ｎには
Ｐ形の素子分離層１２が、ＰチャネルＭＯＳトランジス
タ６０Ｐにはｎ形の素子分離層１５がそれぞれ低圧側と
同様な環状かつ高不純物濃度で拡散される。In addition to the source/drain layers of this double diffusion structure, the n-channel MOS transistor RO 0n has a P-type well 3 and a p-type well 3.
As usual, the P-channel MOS transistor 0p is made up of an n-type substrate l, an n-type substrate connection layer 7, and a gate 30, respectively. However, in order to further prevent latch-up, a P-type element isolation layer 12 is provided on the n-channel MOS transistor RO0n, and an n-type element isolation layer 15 is provided on the P-channel MOS transistor 60P in the same annular shape and on the low voltage side. Diffused with high impurity concentration.
なお、上述の外側ソース・ドレイン層４と５は例えばｌ
Ｏ１原子／Ｃ−程度の中不純物濃度に、内側ソース・ド
レイン層１１と１４はＩＱＩ＠原子／Ｃ−以上の高不純
物濃度にそれぞれされ、素子分離層１２と１５はｌＯｎ
原子／ｃｊ程度の高不純物濃度とされる０図中の符号ト
とＤとＧはそれぞれソースとドレインとゲートの端子で
あり、全ＭＯＳトランジスタに素子分離層を設ければこ
れらを任意に接続してもラッチアップを有効に防止でき
る。Note that the above-mentioned outer source/drain layers 4 and 5 are, for example, l
The inner source/drain layers 11 and 14 have a medium impurity concentration of about O1 atom/C-, the inner source/drain layers 11 and 14 have a high impurity concentration of more than IQI@atom/C-, and the element isolation layers 12 and 15 have an impurity concentration of 1On.
Symbols G, D, and G in the figure are the source, drain, and gate terminals, respectively, and these can be connected arbitrarily if an element isolation layer is provided for all MOS transistors. latch-up can be effectively prevented.
上述の素子分離層をＣＭＯ３集積回路装置内のすべてな
いしは必要に応して一部のＭＯＳ トランジスタに対し
て個別に設けることによって、そのラッチアンプ耐量を
大幅に向上できるがそれだけフォトプロセスと拡散のた
めの工程が増える問題があり、素子分離層としてはもち
ろんｎ形とＰ形が必要なので２工程がそのために増え、
高耐圧化のための中不純物濃度の外側ソース・ドレイン
層をこれに加えるとふつうのＣＭＯ３集積回路装置に比
べて４工程の追加が必要番こなり、当然それに応して製
作費が嵩むことになる。By individually providing the above-mentioned element isolation layer for all or, if necessary, some MOS transistors in the CMO3 integrated circuit device, the latch amplifier withstand capability can be greatly improved, but this is due to photoprocessing and diffusion. There is the problem that the number of steps increases, and of course n-type and p-type are required as the element isolation layer, so two steps are required for this purpose.
Adding an outer source/drain layer with a medium impurity concentration for high breakdown voltage requires four additional processes compared to a normal CMO3 integrated circuit device, which naturally increases manufacturing costs. Become.
もっとも、素子分離層を一部のＭＯＳトランジスタ、と
くに低圧側については省略できる場合があるが、前述の
説明かられかるように素子分離層用の工程は低圧側と高
圧側のＭＯＳＬランジスタに対してすでに共通化された
工程なので、高圧側ＭＯＳトランジスタに素子分層層が
必要な躍り、チップ面積の節約にはなり得ても工程上の
間脛の解決にはならない。However, the element isolation layer may be omitted for some MOS transistors, especially for the low voltage side, but as you can see from the above explanation, the process for the element isolation layer is for the low voltage side and high voltage side MOSL transistors. Since the process has already been standardized, the high-voltage side MOS transistor requires an element separation layer, and although it may save chip area, it does not solve the problems in the process.
本発明の目的は、かかる問題を解決して、低圧および高
圧ＭＯＳトランジスタを同一チップ内に作り込む複数電
圧用ＣＭＯ３集積回路装置の製作工程数を減少させるこ
とにある。An object of the present invention is to solve this problem and reduce the number of manufacturing steps for a multi-voltage CMO3 integrated circuit device in which low-voltage and high-voltage MOS transistors are fabricated in the same chip.
（課題を解決するための手段）
この目的は本発明によれば、上述の複数電圧用ＣＭＯ３
集積回路装置において、高圧ＭＯＳトランジスタを高耐
圧化するためにそのソース・ドレイン層を高不純物濃度
の内側層と中不純物濃度の外側層とを備える二重拡散構
造とし、かつラッチアップ耐量の向上のために低圧およ
び高圧ＭＯＳトランジスタを個別に取り囲むように環状
の素子分離層を設けるに際し、高圧ＭＯＳトランジスタ
用の素子分離層をそれとは逆チャネル形のＭＯＳトラン
ジスタのソース・ドレイン層と同一の高不純物濃度で同
時に拡散し、かつ低圧ＭＯＳトランジスタ用の素子分離
層をそれとは逆チャネル形の高圧ＭＯＳトランジスタの
外側ソース・ドレイン層と同一の中不純物濃度で同時に
拡散することによって達成される。(Means for Solving the Problem) According to the present invention, this purpose is achieved by
In an integrated circuit device, in order to increase the withstand voltage of a high-voltage MOS transistor, the source/drain layer thereof is formed into a double diffusion structure comprising an inner layer with a high impurity concentration and an outer layer with a medium impurity concentration, and the latch-up resistance is improved. Therefore, when providing an annular element isolation layer to surround low-voltage and high-voltage MOS transistors individually, the element isolation layer for the high-voltage MOS transistor is doped with the same high impurity concentration as the source/drain layer of the opposite channel type MOS transistor. This is achieved by simultaneously diffusing the element isolation layer for the low-voltage MOS transistor with the same medium impurity concentration as the outer source/drain layer of the high-voltage MOS transistor of the opposite channel type.
なお、素子分離層を備える高圧ＭＯＳトランジスタでは
、その耐圧値をできるだけ高く保つ上でそのゲートのパ
ターンを素子分離層と重ねるのが望ましく、かかる横道
の場合でも通常のようにそのサブストレートを例えばソ
ースと短絡した状態で使用すれば問題はない、しかし、
用途によってはサブストレートを浮かせた状態で使用す
ることがあり、この場合には高不純物濃度の素子分離層
のゲートとの上述の重なり合い部で耐圧が低下しやすい
問題が生じる。In addition, in a high voltage MOS transistor equipped with an element isolation layer, in order to maintain its breakdown voltage value as high as possible, it is desirable to overlap the gate pattern with the element isolation layer. There is no problem if you use it short-circuited, but
Depending on the application, the substrate may be used in a floating state, and in this case, a problem arises in that the breakdown voltage tends to drop at the above-mentioned overlapped portion with the gate of the element isolation layer with a high impurity concentration.
この問題の解決には、素子分離層のゲートとの重なり合
い部をそれより低い不純物濃度の外側層を備える二重拡
散構造にするのが非常に有効であり、本発明をかかる態
様で実施するに際しては、一方のチャネル形の高圧ＭＯ
Ｓトランジスタロのゲートのパターンと重なり合う部分
の素子分層層に対する外側層を他方のチャネル形の高圧
ＭＯＳトランジスタの外側ソース・ドレイン層と同一の
中不純物濃度でそれと同時に拡散するのが工程数を増加
させない上で有利である。In order to solve this problem, it is very effective to form a double diffusion structure in which the overlapping portion of the element isolation layer with the gate has an outer layer with a lower impurity concentration, and when implementing the present invention in this manner, is one channel type high pressure MO
The number of steps is increased by simultaneously diffusing the outer layer of the element separation layer in the part that overlaps with the gate pattern of the S transistor with the same medium impurity concentration as the outer source/drain layer of the other channel type high voltage MOS transistor. This is advantageous in preventing this.
さらにこの問題のもう一つの解決手段として、高圧ＭＯ
Ｓトランジスタのゲートを環状パターンに形成してその
１対のソース・ドレイン層中の一方を取り囲ませること
により、ゲートのパターンを素子分離層と重ね合わさな
くても済むようにすることができる。Furthermore, as another solution to this problem, high pressure MO
By forming the gate of the S transistor in an annular pattern and surrounding one of the pair of source/drain layers, it is possible to eliminate the need for the gate pattern to overlap the element isolation layer.
〔作用〕
本発明は、前項の構成にいうよう、高圧ＭＯＳトランジ
スタ用の素子分離層とそれと逆チャネル形のＭＯＳトラ
ンジスタのソース・ドレイン層とを、および低圧ＭＯＳ
トランジスタ用の素子分離層とそれと逆チャネル形の高
圧ＭＯＳトランジスタの外側ソース・ドレイン層とを、
それぞれ同一工程で作り込むことにより、全体工程数を
減少させるとともに、高圧ＭＯＳトランジスタについて
はそれ用の素子分離層の不純物濃度を高め、低圧ＭＯＳ
トランジスタについてはそれ用の素子分離層の拡散深さ
を大にすることによって、ＣＭＯＳ集積回路装置の全体
としてのラッチアップ耐量を高めることに成功したもの
である。[Function] As described in the configuration in the previous section, the present invention provides an element isolation layer for a high voltage MOS transistor, a source/drain layer of a reverse channel type MOS transistor, and a device isolation layer for a high voltage MOS transistor, and a source/drain layer for a low voltage MOS transistor.
The device isolation layer for the transistor and the outer source/drain layer of the reverse channel type high voltage MOS transistor are
By fabricating each in the same process, the overall number of steps can be reduced, and the impurity concentration of the element isolation layer for high-voltage MOS transistors can be increased, and low-voltage MOS
As for transistors, by increasing the diffusion depth of the element isolation layer for the transistors, it has been possible to increase the latch-up resistance of the entire CMOS integrated circuit device.
以下、図を参照しながら本発明の具体実施例を説明する
。第１図は本発明の複数電圧用ＣＭＯＳ望積回路装置を
例示するもので、同図（ａ）にｆｌおよびＰチャネル形
の低圧ＭＯ３１ランジスタ５０ｎおよび５０）１とｐチ
ャネル形の高圧ＭＯＳトランジスタロ０Ｐを含む一部の
拡大断面図を８同図（ロ）にその高圧ＭＯＳトランジス
タロ０ｐの上面図をそれぞれ示す、なお、ｎチャネル形
の高圧ＭＯＳトランジスタはｐチャネル形と原理上大差
がないので省略されている０図中の第５図および第６図
と同部分には同符号が付されている。Hereinafter, specific embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows an example of a CMOS voltage circuit device for multiple voltages according to the present invention. FIG. Figure 8 shows an enlarged cross-sectional view of a portion including 0P, and a top view of the high-voltage MOS transistor 0P is shown in (b). Note that n-channel type high-voltage MOS transistors are not much different from p-channel type in principle. The same parts as in FIGS. 5 and 6 in FIG. 0, which are omitted, are given the same reference numerals.
第１図（ａ）のＰチャネル形の高圧ＭＯＳトランジスタ
ロ０Ｐの素子分離層１６はｎ形で、ｎチャネル形の低圧
ＭＯＳトランジスタ５０ｎのｎ形のソース・ドレイン層
１３と同時に高不純物濃度、ふつう１０１原子／ ｃｊ
以上で例えばｌ−程度の深さに拡散される。この素子分
離層１６は図示しないｎチャネル形高圧ＭＯＳトランジ
スタのｎ形の内側ソース・ドレイン層と同時拡散するこ
とも可能である。The element isolation layer 16 of the P-channel type high-voltage MOS transistor 0P in FIG. 101 atoms/cj
In this way, the light is diffused to a depth of, for example, 1-. This element isolation layer 16 can also be diffused simultaneously with an n-type inner source/drain layer of an n-channel type high-voltage MOS transistor (not shown).
同様に図示しないｎチャネル形の高圧ＭＯ３トランジス
タのｎ形の素子分離層は、ｐチャネル形の低圧ＭＯＳト
ランジスタ５０ｐのＰ形のソース・ドレイン層ｌＯある
いはＰチャネル形の高圧ＭＯＳトランジスタ６０ｐのｎ
形の内側ソース・ドレイン層１１と同時拡散される。Similarly, the n-type element isolation layer of the n-channel type high-voltage MO3 transistor (not shown) is the P-type source/drain layer lO of the p-channel type low-voltage MOS transistor 50p or the n-type element isolation layer of the p-channel type high-voltage MOS transistor 60p.
It is co-diffused with the inner source/drain layer 11 of the shape.
ｎチャネル形の低圧ＭＯＳトランジスタ５０ｎの素子分
離層１７はｎ形であり、ｐチャネル形の高圧ＭＯＳトラ
ンジスタロ０Ｐのｎ形の外側ソース・ドレイン層４と同
時に中不純物濃度１例えば１０”原子／ｄ程度で２〜３
−の深さに拡散される。同様に、ｐチャネル形の低圧Ｍ
ＯＳトランジスタ５０Ｐのｎ形の素子分離層１８は図示
しないｎチャネル形の高圧ＭＯ３ｌ−ランジスタのｎ形
の外側ソース・ドレイン層と同時拡散される。The element isolation layer 17 of the n-channel type low-voltage MOS transistor 50n is of the n-type, and is simultaneously doped with the n-type outer source/drain layer 4 of the p-channel type high-voltage MOS transistor 0P with a medium impurity concentration of 1, for example, 10'' atoms/d. 2-3 degrees
- diffused to a depth of -. Similarly, the p-channel type low pressure M
The n-type element isolation layer 18 of the OS transistor 50P is co-diffused with the n-type outer source/drain layer of the n-channel type high voltage MO3l- transistor (not shown).
第１図（ロ）には、高圧ＭＯＳトランジスタ６０Ｐが素
子分離層１６により取り囲まれる様子やソｉスＳ等の端
子用電極膜４０の窓部４１内の接続の梯子が示されてお
り、図ではゲート３０のパターンがハツチングを付して
示されている。FIG. 1(B) shows how the high voltage MOS transistor 60P is surrounded by the element isolation layer 16 and the connection ladder inside the window 41 of the terminal electrode film 40 such as SOI S. In the figure, the pattern of the gate 30 is shown with hatching.
第２図（ａ）は、第１図の高圧ＭＯ３トランジスタをイ
ンバータ回路に適用した例を示す０図のように、相補な
高圧ＭＯＳトランジスタ６０Ｐと６０ｎは電源点ＶとＥ
の間に直列接続され、相互接続点から出力端子Ｓｏが１
共通接続ゲートから入力端子Ｓｉがそれぞれ導出される
。FIG. 2(a) shows an example in which the high voltage MO3 transistor of FIG. 1 is applied to an inverter circuit, as shown in FIG.
and the output terminal So is connected in series from the interconnection point to 1
Input terminals Si are each led out from the common connection gate.
かかるインバータ回路の場合、両ＭＯＳトランジスタの
サブストレートはふつうソースと短絡される０例えば、
第１図（ａ）の高圧ＭＯＳトランジスタロ０Ｐの右側の
内側ソース・ドレイン層４がサブストレート接続層７と
ソース端子Ｓ用の電極膜４０を介して短絡される。この
インバータ■路の場合は、高圧ＭＯＳトランジスタに素
子骨ｌｌ１層を設け°Ｃも後述のような耐圧上の問題は
ない。In such inverter circuits, the substrates of both MOS transistors are usually shorted to the source, e.g.
The right inner source/drain layer 4 of the high voltage MOS transistor OP in FIG. 1(a) is short-circuited via the substrate connection layer 7 and the electrode film 40 for the source terminal S. In the case of this inverter path, the high-voltage MOS transistor is provided with an element layer 11 layer, and there is no problem in terms of withstand voltage as will be described later.
第２図（ロ）は高圧ＭＯＳトランジスタをアナログスイ
ッチ■路に適用した例を示す、１対の端子ＴＩとＴ２の
間に相補な高圧ＭＯＳトランジスタ６０Ｐと６Ｏｎが並
列接続され、ゲートに開閉指令ＳＳを直接にまたはイン
バータ７０を介して受けて同時に開閉操作される。Figure 2 (b) shows an example in which a high voltage MOS transistor is applied to the analog switch path.Complementary high voltage MOS transistors 60P and 6On are connected in parallel between a pair of terminals TI and T2, and the gate is given an open/close command SS. are operated directly or via the inverter 70 to open and close at the same time.
かかるアナログスイッチ■路の場合は、その両端子ＴＩ
と１２間に掛かる電圧の正負が逆転することがあるので
、高圧ＭＯＳトランジスタはそのサブストレートはソー
ス・ドレインのいずれとも短絡しない状態で使用される
。また、第１１ｇ（ｂ）に示すように高圧ＭＯＳトラン
ジスタでは、ゲート３０と素子分離層１６のパターンが
重ね合わされるので、このこの重なり合いの部分でオン
時の耐圧が低下する問題がある。In the case of such an analog switch path, both terminals TI
Since the polarity of the voltage applied between and 12 may be reversed, the high voltage MOS transistor is used with its substrate not shorted to either the source or drain. Furthermore, as shown in No. 11g(b), in the high-voltage MOS transistor, the patterns of the gate 30 and the element isolation layer 16 are overlapped, so there is a problem that the withstand voltage when turned on is lowered at this overlapped portion.
すなわち、高圧ＭＯＳトランジスタではオフの状態で１
対のソース・ドレイン層間の半導体表面に沿いチャネリ
ングが住じゃすく、元来はこの防止のためにゲートと素
子分離層のパターンを重ね合わせる。つまり、ゲートは
ＭＯＳトランジスタのオン状態で下側の半導体表面にチ
ャネルを形成させるが、オフ状態では逆にチャネリング
の防止機能を持っており、この機能を利用してゲートを
素子骨ＨＭと重ね合わせることにより、ゲートを回り込
んでソースとドレインの間にチャネリングが発生するの
を防止する。In other words, in a high voltage MOS transistor, 1
Channeling occurs along the semiconductor surface between the paired source and drain layers, and originally, to prevent this, the patterns of the gate and isolation layer are overlapped. In other words, the gate forms a channel on the lower semiconductor surface when the MOS transistor is on, but when it is off, it has a function to prevent channeling, and this function is used to overlap the gate with the element bone HM. This prevents channeling from occurring between the source and drain around the gate.
第３図（ａｌはｐチャネル形の高圧ＭＯ３Ｉ−ランジス
タのゲート３０の端をこのようにｎ形の素子分離層１６
と重ね合わせた部分のオン時の状態を示す。FIG. 3 (Al is a p-channel type high-voltage MO3I transistor)
The on state of the part overlapped with is shown.
第２図（ｂ）のようなアナログスイッチ回路では、この
オン状態でサブストレートである基板ｌに電源電位が、
ゲー）３０に接地電位がそれぞれ掛かることがあり、ゲ
ート３０の下の基板ｌの表面からｎ形のチャネルＣの先
端が素子分離層１６に達すると、この部分の電界強度が
上がって破壊が発生し、前述のようにオン時耐圧が低下
する。In an analog switch circuit like the one shown in Fig. 2(b), in this on state, the power supply potential is applied to the substrate l, which is the substrate.
When the tip of the n-type channel C reaches the element isolation layer 16 from the surface of the substrate l below the gate 30, the electric field strength in this part increases and breakdown occurs. However, as mentioned above, the on-state withstand voltage decreases.
第３図（ロ）はこの問題を解決できる本発明の態様を示
す、この態様では、図示のように１１形の素子分離層１
６のゲート３０との重なり合い部をそれより低い不純物
濃度をもつ同しｎ形の外側層１９を備える二重拡散構造
にすることにより、外側層１９内で電界強度を緩和して
耐圧値を向上させる。なお、本発明の実施上は、この外
側層１９をｎチャネル形の高圧ＭＯＳトランジスタの外
側ソース・ドレイン層と同時拡散するのが、全体工程数
を増加させる必要がない点で有利である。FIG. 3(b) shows an embodiment of the present invention that can solve this problem.
By forming the overlapped portion with the gate 30 of 6 into a double diffusion structure with the same n-type outer layer 19 having a lower impurity concentration, the electric field strength within the outer layer 19 is relaxed and the withstand voltage value is improved. let In implementing the present invention, it is advantageous to diffuse this outer layer 19 at the same time as the outer source/drain layer of the n-channel high voltage MOS transistor, since there is no need to increase the total number of steps.
第４図は、オン時耐圧の低下問題を解決できる本発明の
別の態様を第１図（ロ）に対応する上面図で示すもので
ある。この態様では、ゲート３１が図にハツチングを付
して示したように環状のパターンに形成され、この例で
は図の右側のソースＳ側の外側および内側ソース・ドレ
イン層４および１１がこれによって取り囲まれる。しか
し、ゲート３１と素子分離層１６とは重ね合わされない
、このようにゲート３１を１対のソース・ドレイン層中
の少なくとも一方を取り囲む環状パターンに形成するこ
とにより、オフ状態における両ソース・ドレイン層間の
チャネリングを防止でき、かつゲートと素子分離層の重
なり合いをなくすことにより、オン時耐圧の低下問題も
解決される。FIG. 4 is a top view corresponding to FIG. 1(b) showing another embodiment of the present invention capable of solving the problem of a decrease in withstand voltage when on. In this embodiment, the gate 31 is formed in an annular pattern as indicated by hatching in the figure, and in this example, it surrounds the outer and inner source/drain layers 4 and 11 on the source S side on the right side of the figure. It will be done. However, by forming the gate 31 in an annular pattern that surrounds at least one of the pair of source/drain layers so that the gate 31 and the element isolation layer 16 are not overlapped, the gap between the two source/drain layers in the off state is improved. By preventing channeling and eliminating the overlap between the gate and the element isolation layer, the problem of reduced on-state breakdown voltage is also solved.
以上からもわかるように本発明は実施例に限らず種々の
態様で実施をすることができる。実施例ではすべてのＭ
ＯＳトランジスタに素子分離層を設けたが、ラッチアッ
プや動作の相互干渉の間ｄがない場合にはこれを一部の
ＭＯＳトランジスタから適宜省略することができる。As can be seen from the above, the present invention is not limited to the embodiments, and can be implemented in various forms. In the example, all M
Although the device isolation layer is provided in the OS transistor, it can be omitted from some MOS transistors as appropriate if there is no d during latch-up or mutual interference in operation.
（発明の効果〕
以上のとおり本発明では、高圧ＭＯＳトランジスタを二
重拡散ソース・ドレイン層構造とし、かつトランジスタ
を個別に囲む素子分離層を設ける複飲電圧用ＣＭＯ３集
積回路装置に対して、高圧ＭＯＳトランジスタの素子分
離層を逆チャネル形のＭＯＳ ｌ−ランジスタのソース
・トレイン層と同し高不純物濃度で同時拡散し、低圧Ｍ
ＯＳトランジスタの素子分離層を逆チャネル形の高圧Ｍ
ＯＳトランジスタの外側ソース・ドレイン層と同じ中不
純物濃度で同時拡散することにより、集積回路装置の製
作に必要な全体工程数を減少させて製作費用を低減でき
、かつ負荷を直接駆動できる複数電圧用集積回路装置の
ラッチアップ１置を高め、トランジスタ間の動作の相互
干渉を減らし、かつ高圧ＭＯＳトランジスタの耐圧値を
向上できる。(Effects of the Invention) As described above, the present invention provides high voltage The element isolation layer of the MOS transistor is co-diffused with the same high impurity concentration as the source/train layer of the reverse channel type MOS l-transistor, and the low voltage M
The element isolation layer of the OS transistor is a reverse channel type high voltage M
By simultaneously diffusing at the same medium impurity concentration as the outer source/drain layer of an OS transistor, the overall number of steps required to fabricate an integrated circuit device can be reduced, reducing manufacturing costs.Also, it is a multi-voltage device that can directly drive a load. It is possible to increase latch-up of an integrated circuit device, reduce mutual interference in operation between transistors, and improve the withstand voltage value of high-voltage MOS transistors.
また、高圧ＭＯＳトランジスタ用の素子分離層は不純物
濃度が高（、低圧ＭＯＳトランジスタ用の素子分離層は
拡散が深くなるので、ラッチアップ１量が一層高まる効
果がある。Furthermore, since the element isolation layer for high voltage MOS transistors has a high impurity concentration (and the element isolation layer for low voltage MOS transistors has deep diffusion, it has the effect of further increasing the amount of latch-up).
第１図から第４図までが本発明に関し、第１図の要部拡
大断面図、第４図はその異なる変形例の上面図である。
第５図以降は従来技術に関するもので、第５図および第
６図はそれぞれ低圧および高圧ＭＯＳトランジスタの断
面図である。これらの図において、
１；基板、２．３：ウェル、４．５＝外側ソース・ドレ
イン層、６〜９：サブストレート接続層、ｌＯ：ソース
・ドレイン層、ｌｌ：内側ソース・ドレイン層、１２：
従来の素子分層層、１３：ソース・ドレイン層、１４：
内側ソース・ドレイン層、ｌＥｚ従来の素子分離層、１
６〜１８：素子分離層、ｔＳ＋素子分離層用外側層、２
１；酸化膜、２２；ゲート酸化膜、２３；層間絶縁膜、
３０．３１ ：ゲート、４０：電極膜、４１：接続用窓
、５０ｎ、５０ｐ ： ｎおよびＰチャネル形の低圧Ｍ
ＯＳトランジスタ、６０ｎ、６０ｐ ： ｎおよびｐチ
ャネル形の高圧ＭＯＳトランジスタ、７０：インバータ
、Ｃ：チャネル、Ｄ；ドレイン端子、Ｅ：接地電位、Ｇ
：ゲート端子、Ｓ：ソース端子、Ｓｌ入力端子、Ｓｏ：
出力端子、ＳＳ：開閉指令、ＴＩ、Ｔ２；アナログスイ
ッチの端子、Ｖ；ｉｉ源電位、である。1 to 4 relate to the present invention, and FIG. 1 is an enlarged sectional view of the main part, and FIG. 4 is a top view of a different modification thereof. FIG. 5 and subsequent figures relate to the prior art, and FIGS. 5 and 6 are cross-sectional views of a low-voltage MOS transistor and a high-voltage MOS transistor, respectively. In these figures, 1: substrate, 2.3: well, 4.5 = outer source/drain layer, 6 to 9: substrate connection layer, IO: source/drain layer, ll: inner source/drain layer, 12 :
Conventional element separation layer, 13: Source/drain layer, 14:
Inner source/drain layer, lEz conventional element isolation layer, 1
6 to 18: element isolation layer, tS+ outer layer for element isolation layer, 2
1; oxide film, 22; gate oxide film, 23; interlayer insulating film,
30.31: Gate, 40: Electrode film, 41: Connection window, 50n, 50p: N and P channel type low pressure M
OS transistor, 60n, 60p: n and p channel type high voltage MOS transistor, 70: inverter, C: channel, D: drain terminal, E: ground potential, G
: Gate terminal, S: Source terminal, Sl input terminal, So:
Output terminal, SS: open/close command, TI, T2: analog switch terminal, V: ii source potential.
Claims (1)
Ｓトランジスタと、高不純物濃度の内側層および中不純
物濃度の外側層からなる二重拡散構造のソース・ドレイ
ン層を備える高圧ＭＯＳトランジスタとが同一チップ内
に作り込まれ、複数個の電源電圧下で使用されるＣＭＯ
Ｓ集積回路装置であって、低圧および高圧ＭＯＳトラン
ジスタを個別に取り囲んで環状に素子分離層が設けられ
、高圧ＭＯＳトランジスタの素子分離層がそれとは逆の
チャネル形のＭＯＳトランジスタのソース・ドレイン層
と同じ高不純物濃度で同時拡散され、低圧ＭＯＳトラン
ジスタの素子分離層がそれとは逆のチャネル形の高圧Ｍ
ＯＳトランジスタの外側ソース・ドレイン層と同じ中不
純物濃度で同時拡散されることを特徴とする複数電圧用
ＣＭＯＳ集積回路装置。Low-pressure MO with source and drain layers with high impurity concentration
An S transistor and a high-voltage MOS transistor having a source/drain layer with a double diffusion structure consisting of an inner layer with a high impurity concentration and an outer layer with a medium impurity concentration are fabricated in the same chip, and can be operated under multiple power supply voltages. CMO used
S integrated circuit device, in which an element isolation layer is provided in an annular shape surrounding low-voltage and high-voltage MOS transistors individually, and the element isolation layer of the high-voltage MOS transistor is connected to the source/drain layer of a channel-shaped MOS transistor opposite to that of the element isolation layer. The device isolation layer of the low voltage MOS transistor is diffused simultaneously with the same high impurity concentration, and the high voltage MOS transistor has the opposite channel shape.
A CMOS integrated circuit device for multiple voltages, characterized in that impurity concentration is simultaneously diffused at the same medium impurity concentration as the outer source/drain layer of an OS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084250A JP2600431B2 (en) | 1990-03-30 | 1990-03-30 | CMOS integrated circuit device for multiple voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084250A JP2600431B2 (en) | 1990-03-30 | 1990-03-30 | CMOS integrated circuit device for multiple voltages |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283656A true JPH03283656A (en) | 1991-12-13 |
| JP2600431B2 JP2600431B2 (en) | 1997-04-16 |
Family
ID=13825217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2084250A Expired - Fee Related JP2600431B2 (en) | 1990-03-30 | 1990-03-30 | CMOS integrated circuit device for multiple voltages |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600431B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093931A (en) * | 1989-07-20 | 1992-03-10 | Sport Maska Inc. | Protective equipment having a rebound controlling insert |
-
1990
- 1990-03-30 JP JP2084250A patent/JP2600431B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093931A (en) * | 1989-07-20 | 1992-03-10 | Sport Maska Inc. | Protective equipment having a rebound controlling insert |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2600431B2 (en) | 1997-04-16 |
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