JPH03282669A - Inter-cpu interface circuit - Google Patents
Inter-cpu interface circuitInfo
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- JPH03282669A JPH03282669A JP8327390A JP8327390A JPH03282669A JP H03282669 A JPH03282669 A JP H03282669A JP 8327390 A JP8327390 A JP 8327390A JP 8327390 A JP8327390 A JP 8327390A JP H03282669 A JPH03282669 A JP H03282669A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、ＣＰＵ間のデータ転送を行なうＣＰＵ間イ
ンターフェイス回路するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an inter-CPU interface circuit that transfers data between CPUs.
従来、ＣＰＵ間のデータ転送の方式としては、ＦＩＦＯ
（１？１ｒｓｊ−ｉｌ Ｆｉｒｓｔ−ｏｕｔ）を使用す
る方式やラッチを使用する方式等が提案されている。Conventionally, FIFO was used as a method for data transfer between CPUs.
A method using (1?1rsj-il First-out), a method using a latch, etc. have been proposed.
第４回は例えば、ＦＩＦＯを使用する方式を示す図であ
り、図において、１はＣＰＵＩ、２はＣＰＵＩＩ、３は
ＦＩＦＯ，４はＦＩＦＯ３の入出力を制御するＦＴＦＯ
制御回路である。The fourth part is a diagram showing a method using FIFO, for example, in the diagram, 1 is CPUUI, 2 is CPUII, 3 is FIFO, and 4 is FTFO that controls the input/output of FIFO3.
It is a control circuit.
また、第５図は例えば特開昭５８−１８２７７６号公報
に示された、ランチを使用する従来のＣＰＵ間インター
フェイス回路す図であり、図において、５はラッチ、６
はラッチ５の読み書きを制御するラッチ制御回路である
。Further, FIG. 5 is a diagram of a conventional CPU-to-CPU interface circuit using a launch, as shown in, for example, Japanese Patent Laid-Open No. 58-182776. In the figure, 5 is a latch, 6
is a latch control circuit that controls reading and writing of the latch 5.
次に動作について説明する。Next, the operation will be explained.
第４図において、ＣＰＵＩＩはＦ Ｉ ＦＯ３がＦＵＬ
Ｌかどうかをセンスしながら、ＦＩＦＯ３に転送データ
を書き込む。この間、ＣＰＵＩＩ ２がＦＩＦＯ３をア
クセスしないように、ＣＰＵｌＩ２に対してＦＩＦＯ制
御回路４からＢＵＳＹ信号を出しておく。ＣＰＵＩＩ２
はＢＵＳＹ信号をセンスしてＢＵＳＹ信号が解除される
と、Ｆ ｒ ＦＯ３に書き込まれた転送データの読込み
を開始する。In Figure 4, CPU II is F I FO3 is FUL
Transfer data is written to FIFO3 while sensing whether it is low. During this time, the FIFO control circuit 4 outputs a BUSY signal to the CPU II 2 so that the CPU II 2 does not access the FIFO 3. CPUII2
senses the BUSY signal and, when the BUSY signal is released, starts reading the transfer data written to F r FO3.
ＣＰＵｌＩ２は、ＦＩＦＯ３がＥＭＰＴＹかどうかをセ
ンスしながらデータを読込み、Ｅ Ｍ Ｉ） Ｔ Ｙに
なったところで読込みを終了する。ＦＩＦＯ！ｌＪ御回
路４ばＣＰＵＩＩ ２がデータ読込みの間、ＣＰＵＴ１
に対してＢＵＳＹ信号を出し、ＣＰＵＩＩがＦＩＦＯに
アクセスするのを禁止する。The CPU 2 reads data while sensing whether the FIFO 3 is EMPTY, and ends the reading when the FIFO 3 becomes EMPTY. FIFO! While CPU II 2 is reading data, CPU II control circuit 4
It issues a BUSY signal to the CPU II and prohibits it from accessing the FIFO.
また、第５図において、ＣＰＵ１１はある固定数個の転
送データをラッチ５に書き込む。この時、ラッチ制御回
路６はＣＰＵＩＩに対してＷＡＩＴ信号を出して、ラッ
チ５の書き込みを禁止し、方ＣＰＵｌＩ２に対しては、
ＲＥＡＤＹ信号を出してラッチ５のデータの読込みを許
可する。ＣＰＵＩＩ２が一ヒ記固定数個の転送データを
読み込んで、１サイクルの終了である。固定数個基」−
のデータを転送するためには、このサイクルを繰り返す
ことになる。Further, in FIG. 5, the CPU 11 writes a fixed number of transfer data into the latch 5. At this time, the latch control circuit 6 issues a WAIT signal to the CPU II to prohibit writing to the latch 5, and
A READY signal is issued to permit reading of data from latch 5. One cycle ends when the CPU II 2 reads a fixed number of transfer data. Fixed number group”−
This cycle will be repeated in order to transfer data.
［発明が解決しようとする課題〕
従来のＣＰＵ間インターフェイス以上のように構成され
ているので、次のような問題点があった。[Problems to be Solved by the Invention] Since the interface between CPUs is configured as described above, there are the following problems.
■ 第４図の回路においては、Ｆ Ｕ Ｌ Ｌ Ｅ
ＭＰＴＹ、ＢＵＳ￥信号を常時センスする必要があり、
ＣＰＵの負荷が大きくなる。■ In the circuit shown in Figure 4, F U L L E
It is necessary to constantly sense the MPTY and BUS\ signals.
CPU load increases.
■ 第５図の回路においては、データ数が固定であり、
データ数が可変であるようなデータ転送を行えない。■ In the circuit shown in Figure 5, the number of data is fixed,
Data transfer where the number of data is variable cannot be performed.
■ 第４図、第５図ともに、送り側のＣＰ Ｕ １がパ
リテイ・エラー等のデータ転送のステータスを知ること
ができない。(2) In both FIGS. 4 and 5, the CPU 1 on the sending side cannot know the status of data transfer, such as parity errors.
この発明は、上記のような問題点を解消するためになさ
れたもので、ＣＰＵに負担をかけることなく、任意の数
の転送データを転送することができるとともに、送り側
のＣＰＵ ｌがデータ転送のステータスを知ることがで
きるＣＰＵ間インターフェイス回路ることを目的とする
。This invention was made to solve the above-mentioned problems, and it is possible to transfer an arbitrary number of transfer data without putting a burden on the CPU, and the sending side CPU can also transfer data. The purpose is to create an inter-CPU interface circuit that can know the status of the CPU.
この発明に係るＣＰＵ間インターフェイス回路転送デー
タ数を通知するためのレジスタＩおよびステータスを通
知するだめのレジスタ■■を設けるとともに、それぞれ
のレジスタに転送データ数およびステータスを書き込む
ことにより、自動的にＣＰＵに対して転送開始および転
送終了の割込が発生するようにしたものである。The CPU-to-CPU interface circuit according to the present invention provides a register I for notifying the number of transferred data and a register for notifying the status, and by writing the number of transferred data and status to each register, the CPU automatically Interrupts for the start and end of transfer are generated for the transfer.
この発明においては、２つのレジスタが、それぞれ転送
データ数とステータスを他方のＣＰ ［Ｊに伝達するよ
うに機能するとともに、転送開始および終了を他方のＣ
ＰＵに通知するための割込を発生するので、ＣＰＵの負
荷を増大させることなく任意の数の転送データを転送で
き、かつ送り側のＣＰＵ Ｉがデータ転送のステータス
を知ることができる。In this invention, two registers each function to transmit the number and status of transferred data to the other CP [J], and also function to transmit the start and end of transfer to the other CP [J].
Since an interrupt is generated to notify the PU, any number of transfer data can be transferred without increasing the load on the CPU, and the sending CPU I can know the status of data transfer.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例によるＣ Ｐ Ｕ間インター
フェイス回路を示し、図において、１はＣＰＵ１．２は
ＣＰＵＩＩ、７はこれらのＣＰＵのメモリ空間にマンピ
ングされる転送データを蓄積するメモリ■、８ばこのメ
モリ７に蓄えられたデータ数を示すとともに、ＣＰＵ１
１２に対して割込を発生するメモリ空間にマツピングさ
れたレジスタＩ、９はデータ転送のステータスを示すと
ともに、ＣＰＵＩＩに対して割込を発生するメモリ空間
にマツピングされたレジスタ■、１０はＣＰＵＩＩ用の
ローカルＲＡＭ、１１はＣＰ ｔＪ Ｉｔ ２用のロー
カルＲＡＭである。FIG. 1 shows an inter-CPU interface circuit according to an embodiment of the present invention. In the figure, 1 indicates a CPU II for CPUs 1 and 2, and 7 indicates a memory for storing transfer data to be manipulated in the memory space of these CPUs. , 8 indicates the number of data stored in the memory 7, and also indicates the number of data stored in the memory 7 of the CPU 1.
Register I is mapped to the memory space that generates interrupts for 12, 9 indicates the status of data transfer, and register ■ and 10 are mapped to the memory space that generates interrupts for CPU II. 11 is a local RAM for CP tJ It 2.
次に動作について、第１図および第２図に基づいて説明
する。Next, the operation will be explained based on FIGS. 1 and 2.
ＣＰＵＩＩは転送データをメモリ７に書き込み（ステッ
プＳ１）、次に転送データ数をレジスタＩ８に書き込む
（ステップＳ２）。レジスタＩ８は転送データ数を書き
込むことによって、転送開始を指示する割込（ＩＮＴＩ
）を自動的に発生する。この後、ＣＰＵＩＩは転送終了
の割込（ＩＮＴ２）を受は取るまで、データ転送作業か
ら解放される。The CPU II writes the transfer data to the memory 7 (step S1), and then writes the number of transfer data to the register I8 (step S2). By writing the number of data to be transferred, register I8 generates an interrupt (INTI) that instructs the start of transfer.
) occurs automatically. Thereafter, the CPU II is released from data transfer work until it receives an interrupt (INT2) indicating the end of the transfer.
一方、ＣＰＯｆｆ２は割込ｌＮＴｌによってデー夕転送
作業を開始する。まずレジスタＩ８から転送ワード数を
読込み（ステップＳ３）、これに従ってメモリ■７から
転送データを全て読み込む（ステップＳ４）。読込みが
終了すると、データ転送のステータス（パリテイ・エラ
ー等）をレジスタ■９に書き込む（ステップＳ５）。レ
ジスタ■９はデータ転送のステータス書き込むことによ
って、転送終了を通知する割込（ｌＮＴ２）を自動的に
発生する。この後、ＣＰＵＩＩ ２は割込ＩＮ′「１を
入力するまで、データ転送作業から解放される。On the other hand, CPoff2 starts data transfer work by interrupt lNTl. First, the number of transfer words is read from register I8 (step S3), and in accordance with this, all transfer data is read from memory 7 (step S4). When the reading is completed, the data transfer status (parity error, etc.) is written to register 9 (step S5). Register 9 automatically generates an interrupt (1NT2) notifying the end of the transfer by writing the data transfer status. After this, the CPU II 2 is released from data transfer work until the interrupt IN'``1'' is input.
次に、割込ＩＮＴ２を受は取ったＣＰＵＩＩは、レジス
タ■９からステータスを読込み（ステップＳ６）、正常
であればデータ転送を完了し、異常であればそれに応じ
た処理を行う（ステップＳ７）なお、メモリ■７ レジ
スタＩ８ レジスタ■９ばＣＰＵのメモリ空間にマツピ
ングされているため、通常のＲＡＭイメージで読み書き
ができる。Next, the CPU II that received the interrupt INT2 reads the status from register ■9 (step S6), and if it is normal, completes the data transfer, and if it is abnormal, performs the corresponding process (step S7). Note that the memory 7, register I8, and register 9 are mapped to the CPU's memory space, so they can be read and written using a normal RAM image.
なお、上記実施例では、ＣＰＵＩＩからＣＰＵＩＩ２へ
のデータ転送について説明したが、同じ回路をもう１つ
用意して、双方向のデータ転送を行ってもよい。In the above embodiment, data transfer from the CPU II to the CPU II 2 has been described, but another same circuit may be prepared to perform bidirectional data transfer.
第３図に双方向データ転送を行う、本発明の他の実施例
を示す。FIG. 3 shows another embodiment of the invention that performs bidirectional data transfer.
図において、１２はＣＰＵｌＩ２からＣＰＵＩＩへの転
送データを蓄積するメモリ■、１３は転送データ数を示
すとともにＣＰＵＩＩに対して転送開始の割込（ＩＮＴ
３）を発生するレジスタ■、１４はデータ転送のステー
タスを示すとともにＣＰＵＩＩ ２に対して、転送終了
の割込（ＩＮＴ４）を発生ずるレジスタ■である。In the figure, 12 is a memory that stores the data transferred from CPUII2 to CPUII, and 13 is the number of transferred data and an interrupt (INT) to CPUII to start the transfer.
3), the register 14 indicates the status of data transfer and also generates a transfer end interrupt (INT4) to the CPU II 2.
ＣＰＵＩＩからＣＰＵｌＩ２へのデータ転送は、第２図
に示した動作と同しであり、またＣＰＵｌＩ２からＣＰ
ＵＩＩへのデータ転送についても、方向が逆になるだけ
で、動作原理は全く同じである。The data transfer from CPUII to CPUII2 is the same as the operation shown in FIG.
Regarding data transfer to the UII, the operating principle is exactly the same, only the direction is reversed.
以上のように、この発明に係るＣＰＵ間イフィンタフェ
イス回路れば、転送データ数およびステータスを保持す
るレジスタを設け、転送データ数およびステータスをこ
れらのレジスタに書き込むことにより、自動的に転送開
始、終了を指示する割込を発生するようにしたので、Ｃ
ＰＵに負荷をかけることなく、任意の数のデータを転送
することが可能となり、また送信側のＣＰＵが転送ステ
ータスを認識できることにより、確実に転送が行えると
いう効果がある。As described above, the CPU-to-CPU interface circuit according to the present invention includes registers that hold the number of data to be transferred and the status, and by writing the number and status of data to be transferred to these registers, the transfer can be started automatically. Since an interrupt is generated to instruct termination, C
It is possible to transfer any number of data without placing a load on the PU, and since the CPU on the sending side can recognize the transfer status, the transfer can be performed reliably.
【図面の簡単な説明】
第１図は、この発明の一実施例によるＣＰＵ間インター
フェイス回路を示す図、第２図は第１図の動作を説明す
るためのフローチャート図、第３図はこの発明の他の実
施例を示す図、第４図および第５図は従来のＣＰＵ間イ
ンターフェイス回路を示す図である。
図において、１はＣＰＵＩ、２はＣＰＵＩＩ、３はＦＩ
Ｆ○、４はＦＩＦＯ制御回路、５はラッチ、６はラッチ
制御回路、７はメモリ［８はレジスタ■、９はレジスタ
■、１０はＣＰＵ Ｉ用メモリ、１１はＣＰＵＩＩ用メ
モリ、１２はメモリ■、１３はレジスタ■、１４はレジ
スタ■である。
なお図中同一符号は同−又は相当部分を示す。
＞＋−Ｓ３図
特開平３−２８２６６９ （５）
９１３４図
し茄τｊｔ／Ｊ／／ＴＴコ寸口[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a diagram showing a CPU-to-CPU interface circuit according to an embodiment of the present invention, FIG. 2 is a flowchart for explaining the operation of FIG. 1, and FIG. 3 is a diagram of the present invention. 4 and 5 are diagrams showing conventional inter-CPU interface circuits. In the figure, 1 is CPUI, 2 is CPUII, and 3 is FI
F○, 4 is FIFO control circuit, 5 is latch, 6 is latch control circuit, 7 is memory [8 is register ■, 9 is register ■, 10 is memory for CPU I, 11 is memory for CPU II, 12 is memory ■ , 13 is a register ■, and 14 is a register ■. Note that the same reference numerals in the figures indicate the same or equivalent parts. >+-S3 figure JP-A-3-282669 (5) 9134 figure Shimato τjt/J//TT ko size
Claims (1)
Ｕ I 、ＣＰＵIIという）間のデータ転送を行なうＣＰ
Ｕ間インターフェイス回路において、このＣＰＵ I か
らＣＰＵIIへの転送データを蓄えるメモリと、 このメモリに蓄えられたデータ数を示すとともにＣＰＵ
IIに対して、データの読込みを指示するレジスタ I と
、 パリテイ・エラー等のデータ転送のステータスを示すと
ともにデータの読込みが終了したことを知らせるレジス
タIIとを備えたことを特徴とするＣＰＵ間インターフェ
イス回路。(1) Two processors 1 and 2 (hereinafter referred to as CP)
CP that performs data transfer between U I and CPU II)
In the U-U interface circuit, there is a memory that stores the data transferred from CPU I to CPU II, and the number of data stored in this memory.
A CPU-to-CPU interface characterized by having a register I that instructs II to read data, and a register II that indicates the status of data transfer such as a parity error and notifies that data reading has been completed. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327390A JPH03282669A (en) | 1990-03-29 | 1990-03-29 | Inter-cpu interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327390A JPH03282669A (en) | 1990-03-29 | 1990-03-29 | Inter-cpu interface circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03282669A true JPH03282669A (en) | 1991-12-12 |
Family
ID=13797748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327390A Pending JPH03282669A (en) | 1990-03-29 | 1990-03-29 | Inter-cpu interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03282669A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999022307A1 (en) * | 1997-10-27 | 1999-05-06 | Mitsubishi Denki Kabushiki Kaisha | Data interface and high-speed communication system using the same |
-
1990
- 1990-03-29 JP JP8327390A patent/JPH03282669A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999022307A1 (en) * | 1997-10-27 | 1999-05-06 | Mitsubishi Denki Kabushiki Kaisha | Data interface and high-speed communication system using the same |
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