JPH03273675A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03273675A JPH03273675A JP7379290A JP7379290A JPH03273675A JP H03273675 A JPH03273675 A JP H03273675A JP 7379290 A JP7379290 A JP 7379290A JP 7379290 A JP7379290 A JP 7379290A JP H03273675 A JPH03273675 A JP H03273675A
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- Japan
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- upper layer
- lower layer
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000002184 metal Substances 0.000 description 14
- 230000005611 electricity Effects 0.000 description 6
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- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、外部からの静電気に対して半導体チップ上に
形成された回路を保護するための静電気保護回路を有す
る半導体装置に関する。
形成された回路を保護するための静電気保護回路を有す
る半導体装置に関する。
従来の技術
集積回路半導体装置は、取り扱う人や物質等に帯電して
いた静電気が外部端子リードを介して外囲部内に収納さ
れた半導体チップに印加されることにより集積回路を構
成する素子を破壊するいわゆる静電気破壊故障を発生し
やすい。この静電気破壊防止のためチップ周辺部に設け
られたボンディングパッド用電極には、金属配線パター
ンを介してPNダイオードが接続され、これにより外部
から印加された静電気を吸収することで、内部回路を保
護する方法が広く用いられている。
いた静電気が外部端子リードを介して外囲部内に収納さ
れた半導体チップに印加されることにより集積回路を構
成する素子を破壊するいわゆる静電気破壊故障を発生し
やすい。この静電気破壊防止のためチップ周辺部に設け
られたボンディングパッド用電極には、金属配線パター
ンを介してPNダイオードが接続され、これにより外部
から印加された静電気を吸収することで、内部回路を保
護する方法が広く用いられている。
従来の静電気破壊防止用として一般的に用いられている
ブレーナ型PNダイオードの構造について第2図を用い
て説明する。通常、静電気破壊防止用PNダイオードは
以下に示す2種のダイオードのうち1種のみを使用する
場合と2種とも使用する場合があるが、ここでは2種と
も使用した場合の静電気破壊防止用PNダイオード構成
について説明する。
ブレーナ型PNダイオードの構造について第2図を用い
て説明する。通常、静電気破壊防止用PNダイオードは
以下に示す2種のダイオードのうち1種のみを使用する
場合と2種とも使用する場合があるが、ここでは2種と
も使用した場合の静電気破壊防止用PNダイオード構成
について説明する。
第1のPNダイオードはチップ表面に形成されたP型下
層領域21内にN型上層領域22が設けられたPNダイ
オードである。この第1のPNダイオードの前記N型上
層領域22は金属配線23とコンタクト部24で電気的
に接続された上、金属配線23を介してボンディングパ
ッド用金属電極25と電気的に結線され、かつ前記P型
下層領域21はコンタクト部26で電気的に接続された
上、金属配線27を介して低電位設定電源用金属配線パ
ターン28に結線された構造である。また第2のPNダ
イオードはチップ表面に形成されたN型下層領域29内
にP型上層領域30が設けられたPNダイオードである
。この第2のPNダイオードのP型上層領域30は金属
配線31とコンタクト部32で電気的に接続された上、
金属配線31を介してボンディングパッド用金属電極2
5と電気的に結線され、かつN型下層領域29はコンタ
クト部33で電気的に接続された上、金属配線34を介
して高電位設定電源用配線パターン35と結線された構
造となっている。なお第1および第2のPNダイオード
は分離領域36で囲まれている。
層領域21内にN型上層領域22が設けられたPNダイ
オードである。この第1のPNダイオードの前記N型上
層領域22は金属配線23とコンタクト部24で電気的
に接続された上、金属配線23を介してボンディングパ
ッド用金属電極25と電気的に結線され、かつ前記P型
下層領域21はコンタクト部26で電気的に接続された
上、金属配線27を介して低電位設定電源用金属配線パ
ターン28に結線された構造である。また第2のPNダ
イオードはチップ表面に形成されたN型下層領域29内
にP型上層領域30が設けられたPNダイオードである
。この第2のPNダイオードのP型上層領域30は金属
配線31とコンタクト部32で電気的に接続された上、
金属配線31を介してボンディングパッド用金属電極2
5と電気的に結線され、かつN型下層領域29はコンタ
クト部33で電気的に接続された上、金属配線34を介
して高電位設定電源用配線パターン35と結線された構
造となっている。なお第1および第2のPNダイオード
は分離領域36で囲まれている。
以上説明した第1あるいは第2のPNダイオードが同図
に示すようにボンディングパッド用電極ごとに制別に配
置されることで従来の内部回路の静電気破壊防止がなさ
れていた。
に示すようにボンディングパッド用電極ごとに制別に配
置されることで従来の内部回路の静電気破壊防止がなさ
れていた。
発明が解決しようとする課題
半導体集積回路は製造技術の進歩にともない微細化が進
行しているが、静電気破壊防止用PNダイオードの場合
、静電気耐量を維持する上で、内部回路のように単純に
は縮小化ができないのが現状である。このため集積回路
の微細化によるチップ面積の縮小化にともなってチップ
面積全体に占める静電気破壊防止用PNダイオードの面
積比率が増大する傾向にあり、チップの縮小化の妨げに
なる場合があった。このため従来の静電気破壊防止用P
Nダイオードに代えて面積効率の高いダイオード構造の
開発が望まれていた。
行しているが、静電気破壊防止用PNダイオードの場合
、静電気耐量を維持する上で、内部回路のように単純に
は縮小化ができないのが現状である。このため集積回路
の微細化によるチップ面積の縮小化にともなってチップ
面積全体に占める静電気破壊防止用PNダイオードの面
積比率が増大する傾向にあり、チップの縮小化の妨げに
なる場合があった。このため従来の静電気破壊防止用P
Nダイオードに代えて面積効率の高いダイオード構造の
開発が望まれていた。
本発明は上記課題を解決するもので、従来の静電気耐量
を維持しつつ、PNダイオード占有面積の縮小化を容易
に実現できるPNダイオードを有する半導体装置を提供
することを目的としている。
を維持しつつ、PNダイオード占有面積の縮小化を容易
に実現できるPNダイオードを有する半導体装置を提供
することを目的としている。
課題を解決するための手段
本発明は上記目的を達成するために、半導体チップ表面
に形成されたP型とN型の下層領域と、P型下層領域内
に設けられた複数個のN型上層領域と、N型下層領域内
に設けられた複数個のP型上層領域と、N型上層領域お
よびP型上層領域の各々1つに結線された複数個のボン
ディングパッド用電極と、P型下層領域に結線された低
電位設定電源用配線パターンと、N型下層領域に結線さ
れた高電位設定電源用配線パターンとを有する構成から
なる。
に形成されたP型とN型の下層領域と、P型下層領域内
に設けられた複数個のN型上層領域と、N型下層領域内
に設けられた複数個のP型上層領域と、N型上層領域お
よびP型上層領域の各々1つに結線された複数個のボン
ディングパッド用電極と、P型下層領域に結線された低
電位設定電源用配線パターンと、N型下層領域に結線さ
れた高電位設定電源用配線パターンとを有する構成から
なる。
作用
本発明は上記した構成により、一導電型の下層領域内に
複数個の逆導電型の上層領域を設けているので、静電気
破壊防止用PNダイオードの占有面積が大幅に減少する
。
複数個の逆導電型の上層領域を設けているので、静電気
破壊防止用PNダイオードの占有面積が大幅に減少する
。
実施例
以下、本発明の一実施例について第1図を参照しながら
説明する。
説明する。
同図において、P型下層領域1内に2つのN型上層領域
2a、2bが設けられ、一方のN型上層領域2aは金属
配線3を介してボンディングパッド用電極4と結線され
、他方のN型上層領域2bは金属配線4を介してボンデ
ィングパッド用電極5と結線されている。さらにP型下
層領域1は低電位設定電源用配線パターン6に結線され
ている。この構造によって1つのP型下層領域1内にN
型上層領域2a、2bを設けたPNダイオードを2つの
ボンディングパッド用金属電極4,5間で共有化するこ
とができる。また後者のPNダイオードについても同様
に1つのN型下層領域7内に2つのP型導電層領域8a
、8bが設けられ、一方のP型上層領域8aはボンディ
ングパッド用電極4と結線され、他方のP型上層領域8
bはボンディングパッド用電極9と結線されている。さ
らにN型下層領域7は高電位設定電源用配線パターン1
0に結線されている。この構造によって1つのN型下層
領域7に形成された2つのP型上層領域8a、8bを2
つのボンディングパッド用電極4,9間で共有すること
ができる。
2a、2bが設けられ、一方のN型上層領域2aは金属
配線3を介してボンディングパッド用電極4と結線され
、他方のN型上層領域2bは金属配線4を介してボンデ
ィングパッド用電極5と結線されている。さらにP型下
層領域1は低電位設定電源用配線パターン6に結線され
ている。この構造によって1つのP型下層領域1内にN
型上層領域2a、2bを設けたPNダイオードを2つの
ボンディングパッド用金属電極4,5間で共有化するこ
とができる。また後者のPNダイオードについても同様
に1つのN型下層領域7内に2つのP型導電層領域8a
、8bが設けられ、一方のP型上層領域8aはボンディ
ングパッド用電極4と結線され、他方のP型上層領域8
bはボンディングパッド用電極9と結線されている。さ
らにN型下層領域7は高電位設定電源用配線パターン1
0に結線されている。この構造によって1つのN型下層
領域7に形成された2つのP型上層領域8a、8bを2
つのボンディングパッド用電極4,9間で共有すること
ができる。
以上説明した構造によって従来、ボンディングパッドご
とに制別に設けていたダイオードを隣接するボンディン
グパッド間で共有化することにより大幅に静電気破壊防
止用PNダイオードのチップ占有面積の縮小化が可能と
なった。
とに制別に設けていたダイオードを隣接するボンディン
グパッド間で共有化することにより大幅に静電気破壊防
止用PNダイオードのチップ占有面積の縮小化が可能と
なった。
なお、本実施例では、1つの例えばN型下層領域7内に
形成された2つのN型上層領域8a、8bを、それぞれ
2つのボンディングパッド用電極に結線する場合につい
て述べたが、3つ以上のN型上層領域を設けて、3つ以
上のボンディングパッド用電極に結線することもできる
。
形成された2つのN型上層領域8a、8bを、それぞれ
2つのボンディングパッド用電極に結線する場合につい
て述べたが、3つ以上のN型上層領域を設けて、3つ以
上のボンディングパッド用電極に結線することもできる
。
また、本実施例は下層領域がP型とN型の両方を有する
場合について述べたが、どちらか一方のみを用いた場合
も存在する。
場合について述べたが、どちらか一方のみを用いた場合
も存在する。
発明の効果
以上の実施例から明らかなように本発明は、導電型の下
層領域内に複数個の逆導電型の上層領域を設けているの
で、PNダイオード占有面積を大幅に縮小することがで
き、これによって面積効率の高い静電気破壊防止用PN
ダイオードを有する半導体装置を提供することができる
。
層領域内に複数個の逆導電型の上層領域を設けているの
で、PNダイオード占有面積を大幅に縮小することがで
き、これによって面積効率の高い静電気破壊防止用PN
ダイオードを有する半導体装置を提供することができる
。
第1図は本発明の一実施例の半導体装置の部分平面図、
第2図は従来の半導体装置の部分平面図である。 1・・・・・・P型下層領域、2a、2b・・・・・・
N型上層領域、4,5.9・・・・・・ボンディングパ
ッド用電極、6・・・・・・低電位設定電源用配線パタ
ーン、7・・・・・・N型下層領域、8a、8b・・・
・・・P型上層領域、10・・・・・・高電位設定電源
用配線パターン。
第2図は従来の半導体装置の部分平面図である。 1・・・・・・P型下層領域、2a、2b・・・・・・
N型上層領域、4,5.9・・・・・・ボンディングパ
ッド用電極、6・・・・・・低電位設定電源用配線パタ
ーン、7・・・・・・N型下層領域、8a、8b・・・
・・・P型上層領域、10・・・・・・高電位設定電源
用配線パターン。
Claims (2)
- (1)半導体チップ表面に形成されたP型とN型の下層
領域と、前記P型下層領域内に設けられた複数個のN型
上層領域と、前記N型下層領域内に設けられた複数個の
P型上層領域と、前記N型上層領域およびP型上層領域
の各々1つに結線された複数個のボンディングパッド用
電極と、前記P型下層領域に結線された低電位設定電源
用配線パターンと、前記N型下層領域に結線された高電
位設定電源用配線パターンとを有する半導体装置。 - (2)半導体チップ表面に形成された一導電型の下層領
域と、その一導電型の下層領域内に設けられた複数個の
逆導電型の上層領域と、その上層領域の各々1つに結線
された複数個のボンディングパッド用電極と、前記下層
領域に結線された低電位または高電位設定電源用配線パ
ターンを有する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7379290A JPH03273675A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7379290A JPH03273675A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03273675A true JPH03273675A (ja) | 1991-12-04 |
Family
ID=13528396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7379290A Pending JPH03273675A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03273675A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316436A (ja) * | 1995-04-06 | 1996-11-29 | Samsung Electron Co Ltd | 半導体メモリ装置のパッド構造 |
-
1990
- 1990-03-23 JP JP7379290A patent/JPH03273675A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316436A (ja) * | 1995-04-06 | 1996-11-29 | Samsung Electron Co Ltd | 半導体メモリ装置のパッド構造 |
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