JPH03271844A - Error processing method - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概要〕 エラー処理方法（−関し。[Detailed description of the invention] 〔table of contents〕 overview Industrial applications Conventional technology (Figure 5) Problems that the invention aims to solve Means to solve the problem (Figure 1) action Example (Figures 2 to 4) Effect of the invention 〔overview〕 Error handling method (-Seki)
ＴＬＢやキャッシュメモリの障害発生時におけるエラー
処理を、できる限りソフトウェア化して。Error handling in the event of a TLB or cache memory failure should be implemented in software as much as possible.
計算機全体のＩ・−ドウエアの増加量を少なくすること
を目的とし。The purpose is to reduce the amount of increase in I/-ware for the entire computer.
ＴＬＢ及びキャッシュメモリを備えた計算機のエラー処
理方法において。In an error handling method for a computer equipped with a TLB and a cache memory.
ＴＬＢまたはキャッシュメモリのエラーを検出した際、
該エラー検出信号（：基づく割込み処理（プログラム割
込み）（二より、アクセス操作を無効化（命令の無効化
）した後、エラーの発生したＴＬＢ、あるいはキャッシ
ュメモリの対応するエントリを無効化（クリアし、その
後２割込み元に復帰して再実行（同一命令の再実行）を
行うように構成する。When a TLB or cache memory error is detected,
Interrupt processing (program interrupt) based on the error detection signal (2) After invalidating the access operation (invalidating the instruction), invalidate (clear) the TLB in which the error occurred or the corresponding entry in the cache memory. , and then returns to the source of the second interrupt and re-executes (re-executes the same instruction).
本発明はエラー処理方法（二関し、更に詳しくいえば９
例えば通常の汎用計算機の命令セットより小規模の命令
セットを持つＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒｕｃ
ｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）と呼ばれる汎用
計算機（二用いられ、特（二、キャッシュメモリやアド
レス変換バッファ（ＴＬＢ）の障害時の処理を、できる
だけソフトウェア化することにより、ハードウェアの増
加量を少なくしたエラー処理方法≦二関する。The present invention relates to an error handling method (2, more specifically, 9).
For example, RISC (Reduced Instrument) has a smaller instruction set than that of ordinary general-purpose computers.
Error handling that minimizes the amount of hardware required by converting the processing of failures in cache memory and address translation buffers (TLB) into software as much as possible. Method ≦2 related.
従来９通常の汎用計算機の命令セットより小規模の命令
セットを持つＲＩＳＣと呼ばれる計算機が仰られていた
。この計算機は、命令セｙ）を簡略化し、ノ・−ドウエ
ア量を削減することＣ：よってマシンサイクルを上げて
性能を向上させる方式のものである。Conventionally, a computer called RISC has been mentioned which has a smaller instruction set than that of a normal general-purpose computer. This computer is of a type that improves performance by simplifying instructions and reducing the amount of hardware.
これらの計算機では１発生類度の少ない事象（−対する
）・−ドウエアサポートは削減されることが多い。従っ
て、マシンチエツク処理等の発生頻度は低いが必要な機
能（二ついて、）・−ドウエア量が少ない代替案が必要
である。In these computers, events with a low degree of occurrence (for -) and -ware support are often reduced. Therefore, there is a need for an alternative solution that requires less frequency of machine check processing, etc., but requires fewer functions (two) and a smaller amount of hardware.
ところで従来の汎用計算機では、キャッシュメモＩＪ
ヤアドレス変換バッファは、プ四グラム上使用している
か否かは実行速度の違いだけであり。By the way, in conventional general-purpose computers, cache memo IJ
The only difference in execution speed is whether or not the address translation buffer is used on the program.
理論的（＝はプログラムの実行（二影響を与えないよう
にしていた。また、これらの回路のエラーはメモリ素子
の一時的な誤動作が主であり、再度書き込みを行うと使
用できることが多いことが知られている。Theoretically (= is the program execution (two), so that it does not affect the execution of the program.Furthermore, errors in these circuits are mainly due to temporary malfunction of the memory element, and it is often possible to use it by rewriting it. Are known.
従って、ハードウェアで一目エントリをクリアし、その
操作を再試行すること（：よってエラーリカバリを行っ
ていた。丁なわち、キャッシュメモリやアドレス変換バ
ッファの内容は、理論的（＝は「写し」であって、「原
本」から再度持ってくれば、プログラム実行上問題がな
い。Therefore, it was necessary to clear the Ichimoku entry in hardware and retry the operation (: thus performing error recovery. In other words, the contents of the cache memory and address translation buffer are theoretically (= "copy") Therefore, if you bring it back from the "original", there will be no problem in running the program.
上記のような従来の汎用計算機の１例を第５図（ブロッ
ク図）セ示す。第５図６二おいて、１は命令実行制御部
、２はアクセスアドレス生成部、３は命令実行部、４は
割り込み制御部、５は演算器。An example of a conventional general-purpose computer as described above is shown in FIG. 5 (block diagram). In FIG. 5, 62, 1 is an instruction execution control section, 2 is an access address generation section, 3 is an instruction execution section, 4 is an interrupt control section, and 5 is an arithmetic unit.
６はアクセス制御部、７はアドレス変換バッファ（以下
単に「Ｔ Ｌ ＢＪという）、８はキャッシュメモリ、
９．１０はエラー検出器、１１はエラーリカバリ制御回
路、１２は主メモリを示す。6 is an access control unit, 7 is an address translation buffer (hereinafter simply referred to as "TLBJ"), 8 is a cache memory,
9.10 is an error detector, 11 is an error recovery control circuit, and 12 is a main memory.
この計算機では、ＴＬＢ７のエラーを検出するエラー検
出器９と、キャッシュメモリ８のエラーを検出するエラ
ー検出器１０を設け、更（二これらのエラー検出器９，
１０からの検出信号（二基づいてエラーリカバリ制御を
行うエラーリカバリ制御回路１１を設けてエラー処理を
行うよう（ユしている。This computer is provided with an error detector 9 for detecting errors in the TLB 7 and an error detector 10 for detecting errors in the cache memory 8.
An error recovery control circuit 11 is provided to perform error recovery control based on the detection signal from 10 to perform error processing.
通常の処理では、アクセスアドレス生成部２で生成した
アドレスをアクセス制御部６が受は取り。In normal processing, the access control unit 6 receives the address generated by the access address generation unit 2.
ＴＬＢ ７及びキャッシュメモリへのアクセスを行う。Accesses TLB 7 and cache memory.
このような処理の過程でＴＬＢ７またはキャッシュメモ
リ８で障害が発生すると、エラー検出器９または１０で
エラーを検出する。その後エラーリカバリ制御回路１１
からの制御信号（無効化の制御信号）をアクセス制御部
６へ送り、アクセス制御部６の処理を無効化し、更（二
ＴＬＢ７とキャッシュメモリ８に対して無効化処理（ク
リア）をする。If a fault occurs in the TLB 7 or the cache memory 8 during such processing, the error detector 9 or 10 detects the error. After that, the error recovery control circuit 11
A control signal (invalidation control signal) is sent to the access control unit 6, invalidates the processing of the access control unit 6, and further performs invalidation processing (clearing) on the second TLB 7 and cache memory 8.
この無効化処理（二よりエラーリカバリーを行う。This invalidation process (perform error recovery from the second step).
上記のような従来のもの（二おいては次のような欠点が
あった。The conventional methods (2) mentioned above had the following drawbacks.
すなわち、ＴＬＢやキャッシュメモリの障害時の処理は
、ハードウェアＣ：よる処理が多く、その内１％ζ；上
記エラーリカバリ制御回路は、ハードウェア（：より構
成されていて、しかもその回路構成も複雑であった。In other words, most of the processing in the event of a failure in the TLB or cache memory is performed by hardware C:, of which 1% ζ; It was complicated.
このため、ハードウェア量が多くなり、上記ＲＩＳＣと
呼ばれる計算機で要求されるハードウェアの削減が困難
であった。For this reason, the amount of hardware increases, making it difficult to reduce the amount of hardware required by the above-mentioned RISC computer.
本発明は、このような従来の欠点を解消し。The present invention eliminates these conventional drawbacks.
ＴＬＢやキャッシュメモリの障害発生時（二おけるエラ
ー処理を、できる限りソフトウェア化して。When a TLB or cache memory failure occurs (2) Error handling should be implemented as software as much as possible.
計算機全体の〕・−ドウエアの増加量を少なくすること
を目的とする。The purpose is to reduce the amount of increase in hardware for the entire computer.
第１図は本発明の原理図であり２図中、第５図と同符号
は同一のものを示す。また１３は割込みコード生成器を
示す。FIG. 1 is a diagram showing the principle of the present invention, and in FIG. 2, the same reference numerals as in FIG. 5 indicate the same parts. Further, 13 indicates an interrupt code generator.
本発明は、上記の目的を達成するため、ＴＬＢ７とキャ
ッシュメモリ８を備えた計算機のエラー処理方式（二お
いて。In order to achieve the above object, the present invention provides an error processing method (2) for a computer equipped with a TLB 7 and a cache memory 8.
ＴＬＢ７またはキャッシュメモリ８のエラーのエラーを
検出した際、該エラー検出信号（：基づく割込み処理（
プログラム割込み）（＝より、アクセス操作を無効化（
命令の無効化）した後、上記エラーの発生したＴＬＢ７
．あるいはキャッシュメモリ８の対応するエントリを無
効化（クリア）シ。When an error in TLB 7 or cache memory 8 is detected, interrupt processing based on the error detection signal (:
program interrupt) (=, disable access operation (
After invalidating the instruction), TLB7 where the above error occurred
．． Alternatively, the corresponding entry in the cache memory 8 can be invalidated (cleared).
その後９割込み元Ｃ：復帰して再実行（同一命令の再実
行）を行うよう（−したものである。After that, 9 interrupt source C: returns and re-executes (re-executes the same instruction).
本発明は上記のよう（二構成したので９次のような作用
がある。Since the present invention has two configurations as described above, it has the following nine effects.
ＴＬＢ７及びキャッシュメモリ８のエラーは。Errors in TLB7 and cache memory 8.
エラー検出器９．１０＋二より検出しており、エラー発
生時には、エラー検出信号（割込み要因）を割込み制御
部４へ送る。It is detected by error detectors 9.10+2, and when an error occurs, an error detection signal (interrupt factor) is sent to the interrupt control section 4.
これを受けた割込み制御部４では９割込みコードを生成
し、命令実行制御部１に対して割込み要求を出す。Upon receiving this, the interrupt control section 4 generates a 9 interrupt code and issues an interrupt request to the instruction execution control section 1.
命令実行制御部１では９割込み処理を実行する（−際し
、先ずアクセス操作を無効化（命令を無効化）する。そ
の後他のページ例外などのプログラム割込みと同様の割
込み処理を行い、命令実行部３による命令の実行でＴＬ
Ｂ７．あるいはキャッシュメモリの対応するエントリ（
エラ一対応）をクリアして無効化し、この処理の終了後
９割込み元に復帰して命令の再実行をする。The instruction execution control unit 1 executes 9 interrupt processing (in this case, it first invalidates the access operation (invalidates the instruction). Then, it performs the same interrupt processing as other program interrupts such as page exceptions, and executes the instruction. TL due to the execution of the command by unit 3.
B7. or the corresponding entry in cache memory (
After this processing is completed, the program returns to the source of the 9th interrupt and re-executes the instruction.
このように、エラー発生時の回復処理を行う際。In this way, when performing recovery processing when an error occurs.
既存のページ例外などのプログラム割込みと同様の割込
み処理（二より、ＴＬＢやキャッシュメモリのエントリ
を無効化するので、はとんどのエラー処理がソフトウェ
ア（二より実現でき、しかもソフトウェアの追加する量
も少しでよく、ハードウェアの増加量が最小（二抑えら
れる。Interrupt processing similar to existing program interrupts such as page exceptions (from 2), since TLB and cache memory entries are invalidated, most error handling can be realized by software (from 2), and the amount of additional software is also reduced. Only a small amount is required, and the amount of hardware increase is kept to a minimum (2).
以下２本発明の実施例を図面に基づいて説明する。 Hereinafter, two embodiments of the present invention will be described based on the drawings.
第２図は９本発明の１実施例（：おける計算機のブロッ
ク図、第３図は割込み制御部の説明図、第４図はエラー
処理のフローチャートである。FIG. 2 is a block diagram of a computer in one embodiment of the present invention, FIG. 3 is an explanatory diagram of an interrupt control section, and FIG. 4 is a flowchart of error processing.
図中、第１図、第５図と同符号は同一のものな示す。ま
た、１４は無効化命令実行部を示す。In the figure, the same reference numerals as in FIGS. 1 and 5 indicate the same parts. Further, 14 indicates an invalidation instruction execution unit.
この実施例（二おける計算機は、ＴＬＢ７とキヤ、シュ
メモリ８のエラーを検出するため（ニエラ検出器９．１
０を用いており、これらエラー検出器９，１０の出力を
割込み制御部４へ接続する。In this embodiment (the second computer is used to detect errors in TLB 7 and carrier memory 8) (Niera detector 9.1
0 is used, and the outputs of these error detectors 9 and 10 are connected to the interrupt control section 4.
また、命令実行部３（＝は割込み処理（二よりＴＬＢ７
とキャッシュメモリ８を無効化（クリア）処理するだめ
の無効化命令実行部１４を設ける（第２図参照）。In addition, the instruction execution unit 3 (= is interrupt processing (from the second TLB7
and an invalidation instruction execution unit 14 for invalidating (clearing) the cache memory 8 (see FIG. 2).
上記の割込み制御部４は、第３図（二足したよう（＝、
外部からのページ例外、セグメント例外９％権命令例外
、指定例外、オペレーシツン例外、と同様（ニして、上
記エラー検出器９，１０の出力であるＴＬＢエラーとキ
ャッシュエラーが入カシ。The above interrupt control unit 4 is configured as shown in FIG.
Similar to external page exceptions, segment exceptions, 9% right instruction exceptions, designated exceptions, and operation exceptions (in addition, TLB errors and cache errors, which are the outputs of the error detectors 9 and 10, are input).
命令実行制御部１（二対して割込み要求を送出すると共
（二９割込みコード生成器１３により９割込みコードを
生成して命令実行制御部１へ送出する。An interrupt request is sent to the instruction execution control section 1 (2), and an interrupt code 9 is generated by the interrupt code generator 13 and sent to the instruction execution control section 1 (29).
この場合、ＴＬＢエラーとキャッシュエラーに対する割
込みコード（割込み種別の識別子）は、上記他の入力と
は異なったコード（二する。In this case, the interrupt codes (interrupt type identifiers) for TLB errors and cache errors are different from the other inputs.
命令実行制御部１の処理としては９割込み処理を行う際
、先ずアクセス操作を無効化（命令の無効化）した後、
ＴＬＢ、あるいはキャッシュメモリの９．１７７を行う
。その後９割込み元に復帰して命令の再実行（同じ命令
の再実行）を行わせるよう（二制御する。When performing 9 interrupt processing, the instruction execution control unit 1 first invalidates the access operation (invalidates the instruction), and then
Perform TLB or cache memory 9.177. Thereafter, control is performed so as to return to the source of the 9th interrupt and re-execute the instruction (re-execution of the same instruction).
次（二上記構成（＝よるエラー処理を、第４図のフロー
チャート（二基づいて説明する。なお図の処理番号は、
カッコ内に示す。The error processing according to the above configuration (=2) will be explained based on the flowchart (2) in FIG.
Shown in parentheses.
通常の処理では、命令実行制御部ＩＣ：よる制御により
、主メモリしてから取り出した命令を実行しており、そ
の際、アクセスアドレス生成部２で生成したアドレスを
、アクセス制御部６へ送り。In normal processing, an instruction retrieved from the main memory is executed under the control of the instruction execution control unit IC: At this time, the address generated by the access address generation unit 2 is sent to the access control unit 6.
ＴＬＢ ７とキャッシュメモリ８をアクセスする。Access TLB 7 and cache memory 8.
この場合、ＴＬＢ’；ｒとキャッシュメモリ８のエラー
は、エラー検出器９，１０１こよって常時検出しており
、もしＴＬＢ８またはキャッシュメモリ８で障害が発生
し、エラーが検出されると、エラー出力は割込み要因と
して割込み制御部４へ送られる。上記エラー出力は９割
込み制御部４において処理され、その結果、命令実行制
御部１（二対して割込み要求と割込みコードを送出し９
割込み処理を行う（１００）。In this case, errors in the TLB'; is sent to the interrupt control unit 4 as an interrupt factor. The above error output is processed by the interrupt control unit 4, and as a result, an interrupt request and an interrupt code are sent to the instruction execution control unit 1 (2).
Interrupt processing is performed (100).
上記割込み処理において、先ずアクセス操作を無効化し
た後９割込み要因が例えばキャッシュメモリ８のエラー
であれば、命令実行部３の無効化命令実行部１４≦二よ
り、キャッシュメモリ８のエントリを無効化（クリア）
する（１０１）。In the above interrupt processing, after first invalidating the access operation, if the interrupt factor is, for example, an error in the cache memory 8, the invalidation instruction execution unit 14 of the instruction execution unit 3 invalidates the entry in the cache memory 8, since ≦2. (clear)
(101).
その後９割込み前の命令Ｃ：復滞して命令を再実行する
（１０２）。Thereafter, the instruction C before the 9th interrupt: returns and re-executes the instruction (102).
また９割込み要因がＴＬＢ７のエラーであれば。Also, if the cause of interrupt 9 is an error in TLB7.
上記と同様にして、ＴＬＢ７のエントリを無効化（クリ
ア）Ｌ（１ｏ３）、その後側込み前の命令口復帰して再
実行する（１０４）。In the same way as above, the entry in TLB7 is invalidated (cleared) L (1o3), and then the command entry before side entry is returned and re-executed (104).
上記のよう（＝、ＴＬＢ７やキャッシュメモリ８のエラ
ー時（二、ページ例外等と同様の処理を行うものであり
、その際割込みコードはづ一ジ例外等とは異なったもの
を用いてソフトウェア（二よりエラー処理を行う。この
エラー処理としては９割込み処理（二より、キャッシュ
メモリのエラーであればキャッシュ、ＴＬＢのエラーで
あればＴＬＢの。As mentioned above (=, when an error occurs in TLB 7 or cache memory 8 (2), it performs the same processing as a page exception, etc., and at that time, the interrupt code is different from the one used for page exceptions, etc., and the software ( Error processing is performed from 2. This error processing includes 9 interrupt processing (from 2, if it is a cache memory error, it is a cache error; if it is a TLB error, it is a TLB error.
全体あるいはアドレスに対応するエントリ（これは、命
令セット（＝どのような命令が用意されているかによる
）をクリアし９割込み元に復帰して再実行する（ページ
例外等と同様の処理を行っているので９割込み元（＝復
帰すれば再実行できる。The entire entry or the entry corresponding to the address (this clears the instruction set (=depending on what kind of instructions are prepared), returns to the interrupt source and re-executes (processes similar to page exceptions, etc.) Since there are 9 interrupt sources (= if it returns, it can be re-executed.
以上説明したように９本発明ｆ二よれば。 As explained above, according to 9 the present invention f2.
ＴＬＢやキャッシュメモリのエラー時（二、既存のペー
ジ例外などのプログラム割込みと同様の割込み処理によ
り、エラー回復処理を実行しているため、ハードウェア
の増加量が少なくてすむ（従来のエラーリカバリ制御回
路のようなハードウェアが不要（二なる）効果がある。When an error occurs in the TLB or cache memory (2. Since error recovery processing is executed using interrupt processing similar to existing program interrupts such as page exceptions, the amount of hardware increase is small (conventional error recovery control This has the advantage of eliminating the need for hardware such as circuits (secondary effect).
第３図は、第２図に示した割込み制御部の説明図。FIG. 3 is an explanatory diagram of the interrupt control section shown in FIG. 2.
第４図は、上記実施例のエラー処理のフローチャ −
ト 。FIG. 4 is a flowchart of error processing in the above embodiment.
to .
第５図は、従来例のブロック図である。FIG. 5 is a block diagram of a conventional example.
１・・・命令実行制御部。1...Instruction execution control unit.
２・・・アクセスアドレス生成部。2...Access address generation unit.
３・・・命令実行部。3...Instruction execution unit.
４・・・割込み制御部。4...Interrupt control unit.
５・・・演算器。5... Arithmetic unit.
６・・・アクセス制御部。6...Access control section.
７・・・ＴＬＢ （アドレス変換バッフアコ。7...TLB (Address translation buffer.
８・・・キャッシュメモリ。8... Cache memory.
９．１０ ・・・エラー検出器。9.10...Error detector.
第１図は９本発明の原理図。
第２図は９本発明の１実施例（二おける計算機のブロッ
ク図。FIG. 1 is a diagram showing the principle of the present invention. FIG. 2 is a block diagram of a computer according to an embodiment of the present invention.
Claims (1)
機のエラー処理方法において、 ＴＬＢ（７）またはキャッシュメモリ（８）のエラーを
検出した際、該エラー検出信号に基づく割込み処理（プ
ログラム割込み）により、 アクセス操作を無効化（命令の無効化）した後、上記エ
ラーの発生したＴＬＢ（７）、あるいはキャッシュメモ
リ（８）の対応するエントリを無効化（クリア）し、 その後、割込み元に復帰して再実行（同一命令の再実行
）を行うようにしたことを特徴とするエラー処理方法。[Claims] In an error processing method for a computer equipped with a TLB (7) and a cache memory (8), when an error in the TLB (7) or the cache memory (8) is detected, an interrupt is generated based on the error detection signal. After invalidating the access operation (invalidating the instruction) through processing (program interrupt), invalidate (clear) the corresponding entry in the TLB (7) or cache memory (8) where the above error occurred, and then , an error handling method characterized by returning to the interrupt source and re-executing (re-executing the same instruction).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071265A JPH03271844A (en) | 1990-03-20 | 1990-03-20 | Error processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071265A JPH03271844A (en) | 1990-03-20 | 1990-03-20 | Error processing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03271844A true JPH03271844A (en) | 1991-12-03 |
Family
ID=13455719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071265A Pending JPH03271844A (en) | 1990-03-20 | 1990-03-20 | Error processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03271844A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165730A (en) * | 1991-12-12 | 1993-07-02 | Fujitsu Ltd | Data processor |
| US8051333B2 (en) | 2007-02-13 | 2011-11-01 | Nec Corporation | Memory failure recovery method, information processing apparatus, and program |
-
1990
- 1990-03-20 JP JP2071265A patent/JPH03271844A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165730A (en) * | 1991-12-12 | 1993-07-02 | Fujitsu Ltd | Data processor |
| US8051333B2 (en) | 2007-02-13 | 2011-11-01 | Nec Corporation | Memory failure recovery method, information processing apparatus, and program |
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