JPH03268006A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH03268006A JPH03268006A JP6701190A JP6701190A JPH03268006A JP H03268006 A JPH03268006 A JP H03268006A JP 6701190 A JP6701190 A JP 6701190A JP 6701190 A JP6701190 A JP 6701190A JP H03268006 A JPH03268006 A JP H03268006A
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- arithmetic processing
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Links
- 230000004043 responsiveness Effects 0.000 abstract description 8
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 3
- 244000145845 chattering Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プログラマブルコントローラに係り、特に入
出力処理の高速化に好適なコントローラに間する。
出力処理の高速化に好適なコントローラに間する。
［従来の技術］
従来のプログラマブルコントローラ（以下、ＰＣと称す
）においては、あらかじめプログラムされた制御プログ
ラム（以下、シーケンスプログラムと称すンに従って、
時系列的に処理が行われるため、同じ人力信号について
考えた場合プログラムの先頭と最後（先頭よりは時間が
経過している）では、情報（ＯＮｌｏＦＦ）が異なる場
合があり、これを防止するため、これら入力情報を読み
書き可能なメモリ（ＲＡＭ）に−度記憶させてその内容
を入力情報として演算する方法が用いられている。例え
ば、特開昭５０−１１６８８７号公報にはイメージレジ
スタとして記載され、また、特開昭５７−６９４１３号
公報にはＩ／Ｏメモリの表現で開示されている。
）においては、あらかじめプログラムされた制御プログ
ラム（以下、シーケンスプログラムと称すンに従って、
時系列的に処理が行われるため、同じ人力信号について
考えた場合プログラムの先頭と最後（先頭よりは時間が
経過している）では、情報（ＯＮｌｏＦＦ）が異なる場
合があり、これを防止するため、これら入力情報を読み
書き可能なメモリ（ＲＡＭ）に−度記憶させてその内容
を入力情報として演算する方法が用いられている。例え
ば、特開昭５０−１１６８８７号公報にはイメージレジ
スタとして記載され、また、特開昭５７−６９４１３号
公報にはＩ／Ｏメモリの表現で開示されている。
これらは、第７図に示すように、ＰＣにおけるシーケン
スプログラムの一連の処理単位（１スキヤニング）にお
いて、複数個全ての入力情報を順次取入れ入力イメージ
メモリに格納する“入力処理”や、出力イメージメモリ
に格納された複数個の出力内容全部を順次外部負荷等に
出力する“出力処理パを行い、特に入力情報について時
間的なずれをなくして前記問題を解決しており、これは
−括処理方式と呼ばれる。
スプログラムの一連の処理単位（１スキヤニング）にお
いて、複数個全ての入力情報を順次取入れ入力イメージ
メモリに格納する“入力処理”や、出力イメージメモリ
に格納された複数個の出力内容全部を順次外部負荷等に
出力する“出力処理パを行い、特に入力情報について時
間的なずれをなくして前記問題を解決しており、これは
−括処理方式と呼ばれる。
しかしながら、上記方法はその入出力処理が全情報につ
いて行われるためこの処理に時間がかかって、高速を必
要とする入出力情報に対する応答性が悪いという問題点
がある。
いて行われるためこの処理に時間がかかって、高速を必
要とする入出力情報に対する応答性が悪いという問題点
がある。
これを解決するものとして、特開昭６１−１６１５０７
号、同６２−１１７００１号、同６３−１１６２／Ｏ号
公報等にダイレクト入出力方式、リフレシュ方式でシー
ケンスプログラム中に書かれた命令語によって必要時に
処理を行う方式が示されている。この概略を第７図に破
線で示す。
号、同６２−１１７００１号、同６３−１１６２／Ｏ号
公報等にダイレクト入出力方式、リフレシュ方式でシー
ケンスプログラム中に書かれた命令語によって必要時に
処理を行う方式が示されている。この概略を第７図に破
線で示す。
しかしこれは入力情報である外部信号の信号幅が上記し
たｌスキャニングの時間より短い場合あるいは、上記し
た命令語を処理するタイミングと位置が異なって外部信
号が入った場合に、信号の取りこぼしが生じる。
たｌスキャニングの時間より短い場合あるいは、上記し
た命令語を処理するタイミングと位置が異なって外部信
号が入った場合に、信号の取りこぼしが生じる。
これらを解決するものとして特開昭６０−２３８９０２
号、同８３−１３３２０５号公報に開示されており、入
力情報のセット、リセット方法が示されている。
号、同８３−１３３２０５号公報に開示されており、入
力情報のセット、リセット方法が示されている。
［発明が解決しようとする課ａ］
これら上記従来技術において、−括処理方式は、入出力
処理のための処理時間が遅くなり応答性が悪いという欠
点があり、また、ダイレクト入出力等命令語による方式
では、プログラム作成時に入力情報の発生タイミングと
その人力情報を用いた命令のプログラム位置との時間的
な関係を良く把握する必要がある。即ち、時系列に対す
る注意をしないで設定されたプログラムは誤動作を起こ
すことになるので使い勝手が悪い。才た、上記セット、
リセット方式では、外部負荷に対する出力応答性につい
ては述べられていない。
処理のための処理時間が遅くなり応答性が悪いという欠
点があり、また、ダイレクト入出力等命令語による方式
では、プログラム作成時に入力情報の発生タイミングと
その人力情報を用いた命令のプログラム位置との時間的
な関係を良く把握する必要がある。即ち、時系列に対す
る注意をしないで設定されたプログラムは誤動作を起こ
すことになるので使い勝手が悪い。才た、上記セット、
リセット方式では、外部負荷に対する出力応答性につい
ては述べられていない。
本発明の目的は、上記問題点を解決し、ＰＣの演算処理
時の入出力信号のアクセス方法を改良し入出力処理時間
を大幅に短縮することにある。
時の入出力信号のアクセス方法を改良し入出力処理時間
を大幅に短縮することにある。
［課題を解決するための手段］
上記目的を達成するため、人力部のそれぞれの人力情報
を保持信号により保持する手段と、上記入力部の１情報
毎に１つのアドレスを対応させて割付は演算処理部から
アドレスが指示された時、該演算処理部と結ばれた複数
のデータ線の特定の１つに前期保持された１単位情報を
伝達する手段と、出力部の１情報毎に１つのアドレスを
対応させて割付けた記憶部に該記憶部と演算処理部に結
ばれた複数のデータ線の特定の１つに伝達する出力情報
を、演算処理部からアドレスを指示した時、記憶するＩ
／Ｏ制御部を設けたものである。
を保持信号により保持する手段と、上記入力部の１情報
毎に１つのアドレスを対応させて割付は演算処理部から
アドレスが指示された時、該演算処理部と結ばれた複数
のデータ線の特定の１つに前期保持された１単位情報を
伝達する手段と、出力部の１情報毎に１つのアドレスを
対応させて割付けた記憶部に該記憶部と演算処理部に結
ばれた複数のデータ線の特定の１つに伝達する出力情報
を、演算処理部からアドレスを指示した時、記憶するＩ
／Ｏ制御部を設けたものである。
また、Ｉ／Ｏ制御部は上記保持信号により保持された複
数の入力情報を、ワード単位で演算処理部に伝達する場
合、演算処理部に有するワード演算レジスタの上位、下
位番号と、上記複数の人力情報の上位、下位番号を対応
させて伝達する手段と、出力部の複数の記憶部にワード
の出力情報を、演算処理部からアドレスを指示した時、
演算処理部に有するワード演算レジスタの上位、下位番
号と、前期出力部の複数の記憶部の上位、下位番号を対
応させて記憶させるようにしたものである。
数の入力情報を、ワード単位で演算処理部に伝達する場
合、演算処理部に有するワード演算レジスタの上位、下
位番号と、上記複数の人力情報の上位、下位番号を対応
させて伝達する手段と、出力部の複数の記憶部にワード
の出力情報を、演算処理部からアドレスを指示した時、
演算処理部に有するワード演算レジスタの上位、下位番
号と、前期出力部の複数の記憶部の上位、下位番号を対
応させて記憶させるようにしたものである。
［作用コ
入力情報を保持するための保持信号は、スキャニングの
先頭で発せられ、全入力情報を保持するためシーケンス
プログラムの演算処理時におけるタイミングのズレおよ
び時系列的なズレはなく、また、各入出力情報毎に１つ
のアドレスを対応させであるため、シーケンスプログラ
ムに記憶される番号との一致が容易で演算のためのアド
レス展間が不要で高速処理が行え、かつ演算処理部に有
するワード演算レジスタと、各入出力情報との上位、下
位番号を一致させているため、データの並び替えが不要
で高速処理が行えるとともに算術演算時における桁概念
が容易に理解できプログラミング時のまちがいがなくな
る。
先頭で発せられ、全入力情報を保持するためシーケンス
プログラムの演算処理時におけるタイミングのズレおよ
び時系列的なズレはなく、また、各入出力情報毎に１つ
のアドレスを対応させであるため、シーケンスプログラ
ムに記憶される番号との一致が容易で演算のためのアド
レス展間が不要で高速処理が行え、かつ演算処理部に有
するワード演算レジスタと、各入出力情報との上位、下
位番号を一致させているため、データの並び替えが不要
で高速処理が行えるとともに算術演算時における桁概念
が容易に理解できプログラミング時のまちがいがなくな
る。
［実施例コ
以下本発明の一実施例を第１図〜第５図により説明する
。
。
第１図は、本発明の全体構成を示すものであり、１はＰ
Ｃ本体、２は使用者がシーケンスプログラムを入力する
ためのプログラム装置、３は入力情報源である外部入力
機器でリミットスイッチやセンサ、４はバルブ、ランプ
、リレー等の外部負荷、５．６は上記外部入力機器３．
外部負荷４とＰＣ本体とを接続するためのＰＣ本体１に
有する入出力端子、７は、演算制御部で、上記したプロ
グラム装置２との伝送を行う伝送インタフェース７１、
論理演算、算術演算その他後述するメモリ制御部７４を
介して各部を制御する中央演算処理部（ＣＰＵ）７２、
これら制御する内容、手順を記憶するシステムプログラ
ムメモリ７３て構成される。
Ｃ本体、２は使用者がシーケンスプログラムを入力する
ためのプログラム装置、３は入力情報源である外部入力
機器でリミットスイッチやセンサ、４はバルブ、ランプ
、リレー等の外部負荷、５．６は上記外部入力機器３．
外部負荷４とＰＣ本体とを接続するためのＰＣ本体１に
有する入出力端子、７は、演算制御部で、上記したプロ
グラム装置２との伝送を行う伝送インタフェース７１、
論理演算、算術演算その他後述するメモリ制御部７４を
介して各部を制御する中央演算処理部（ＣＰＵ）７２、
これら制御する内容、手順を記憶するシステムプログラ
ムメモリ７３て構成される。
８は、上記プログラム装置２で入力されたシーケンスプ
ログラムを記憶するユーザメモリで、第５図Ｃのように
命令コードとＩ／Ｏ番号に編集された中間語後が記憶さ
れる。９は、上記シーケンスプログラムに基づいた演算
結果を記憶するデータメモリで、内部出力または内部リ
レーとも称され読書き可能なＲＡＭである。
ログラムを記憶するユーザメモリで、第５図Ｃのように
命令コードとＩ／Ｏ番号に編集された中間語後が記憶さ
れる。９は、上記シーケンスプログラムに基づいた演算
結果を記憶するデータメモリで、内部出力または内部リ
レーとも称され読書き可能なＲＡＭである。
１１は上記した外部入力機器３からの入力信号について
チャタリングを除去して入力情報とじて内部に伝達する
ための入力部、１２は外部負荷４を駆動する出力信号を
発生するための出力部である。／Ｏは、本発明のために
設けたＩ／Ｏ制御部で、演算部７とは、複数のアドレス
線、７５．複数のデータ線７６、Ｉ／Ｏ制御部／Ｏとデ
ータメモリ９を制御する複数のコントロール線７７、で
結ばれるとともに、入力部１１、出力部１２に結ばれて
いる。
チャタリングを除去して入力情報とじて内部に伝達する
ための入力部、１２は外部負荷４を駆動する出力信号を
発生するための出力部である。／Ｏは、本発明のために
設けたＩ／Ｏ制御部で、演算部７とは、複数のアドレス
線、７５．複数のデータ線７６、Ｉ／Ｏ制御部／Ｏとデ
ータメモリ９を制御する複数のコントロール線７７、で
結ばれるとともに、入力部１１、出力部１２に結ばれて
いる。
第２図は、本発明のＩ／Ｏ制御部／Ｏのアドレス割付例
を示すものでデータメモリ９の斜線で示す領域に２５６
点数分を割付けたものである。Ｉ／Ｏ制御部／Ｏおよび
、データメモリ９は、メモリ制御部７４に内蔵されるデ
コーダ７８により選択されるが、アドレス割付は連続と
なっており、データメモリ９の前方部（斜線部）は使用
されない。
を示すものでデータメモリ９の斜線で示す領域に２５６
点数分を割付けたものである。Ｉ／Ｏ制御部／Ｏおよび
、データメモリ９は、メモリ制御部７４に内蔵されるデ
コーダ７８により選択されるが、アドレス割付は連続と
なっており、データメモリ９の前方部（斜線部）は使用
されない。
すなわち、この斜線部の領域の代わりにＩ／Ｏ制御部／
Ｏ１７）７ Ｆ Ｌ、ス（ＯＯ００〜ＯＯＦ Ｆ）を割
付けたものである。
Ｏ１７）７ Ｆ Ｌ、ス（ＯＯ００〜ＯＯＦ Ｆ）を割
付けたものである。
第３図は、本発明のＩ／Ｏ制御部／Ｏの詳細ブロック図
を示したもので、／Ｏ１は、ラッチ素子で入力情報保持
信号線７７１の保持信号の立上り（立上りでもよい）で
その時点の入力部１１からの各人力情報を同時に記憶す
るものである。／Ｏ２は上記ラッチ素子／Ｏ１に記憶さ
れた複数の人力情報からアドレス信号線７５により１人
力情報（ビット情報）を選択するセレクタで、／Ｏ３゜
／Ｏ４は上記選択されたｌ情報と“０” （信号ＯＦＦ
情報）の一方を、選択的にデータ線７６に伝える３ステ
ートバツフアで、デコーダ／Ｏ７からの信号によって常
に一個のバッファが選択される。
を示したもので、／Ｏ１は、ラッチ素子で入力情報保持
信号線７７１の保持信号の立上り（立上りでもよい）で
その時点の入力部１１からの各人力情報を同時に記憶す
るものである。／Ｏ２は上記ラッチ素子／Ｏ１に記憶さ
れた複数の人力情報からアドレス信号線７５により１人
力情報（ビット情報）を選択するセレクタで、／Ｏ３゜
／Ｏ４は上記選択されたｌ情報と“０” （信号ＯＦＦ
情報）の一方を、選択的にデータ線７６に伝える３ステ
ートバツフアで、デコーダ／Ｏ７からの信号によって常
に一個のバッファが選択される。
ここで、上記で選択された１人力情報はデータ線７６の
最上位ビットであるＤ７に伝えられ、他のＯＦＦ情報は
Ｄ６〜ＤＯに伝えられる。
最上位ビットであるＤ７に伝えられ、他のＯＦＦ情報は
Ｄ６〜ＤＯに伝えられる。
／Ｏ５．／Ｏ６は、３ステートバツフアで、上記したラ
ッチ素子／Ｏ１の出力を選択的にデータ線７６に伝える
もので、複数の入力情報をそのままデータ線７６に伝え
ることができる。このバッファ／Ｏ５の出力は、図示例
の入力情報Ｘ２０はチー９１８７ Ｂ （７） Ｄ Ｏ
ｔ−５Ｘ ２７ ハＤ ７とイッタ具合に上位、下位の
位置が整列するようにデータ線７６に結線しである。
ッチ素子／Ｏ１の出力を選択的にデータ線７６に伝える
もので、複数の入力情報をそのままデータ線７６に伝え
ることができる。このバッファ／Ｏ５の出力は、図示例
の入力情報Ｘ２０はチー９１８７ Ｂ （７） Ｄ Ｏ
ｔ−５Ｘ ２７ ハＤ ７とイッタ具合に上位、下位の
位置が整列するようにデータ線７６に結線しである。
／Ｏ７．／Ｏ８はデコーダで、アドレス線７５、ビット
／ワードコントロール信号線７７２．リード信号を出力
として受け、この出力により選択的に上記／Ｏ３〜／Ｏ
６を選択する。すなわち、第４図（ａ）に示すようにビ
ット演算処理においては１情報毎に１アドレスが割付け
られており、この場合、セレクタ／Ｏ２により選択され
た内容が、３ステートバツフア／Ｏ３または／Ｏ４によ
りデータ線７６のＤ７に伝えられる。また、ワード演算
処理においては、ワード情報毎に１アドレス（バイトア
ドレス×２）が割付けられており、この場合、上記ラッ
チ素子／Ｏ１の複数の入力情報が３ステートバツフア／
Ｏ５および／Ｏ６によりデータ線７６にバイト単位で２
回に分けて伝えられる。
／ワードコントロール信号線７７２．リード信号を出力
として受け、この出力により選択的に上記／Ｏ３〜／Ｏ
６を選択する。すなわち、第４図（ａ）に示すようにビ
ット演算処理においては１情報毎に１アドレスが割付け
られており、この場合、セレクタ／Ｏ２により選択され
た内容が、３ステートバツフア／Ｏ３または／Ｏ４によ
りデータ線７６のＤ７に伝えられる。また、ワード演算
処理においては、ワード情報毎に１アドレス（バイトア
ドレス×２）が割付けられており、この場合、上記ラッ
チ素子／Ｏ１の複数の入力情報が３ステートバツフア／
Ｏ５および／Ｏ６によりデータ線７６にバイト単位で２
回に分けて伝えられる。
次に／Ｏ９は、セレクタで上記したデータ線７６中のＤ
７に前記メモリ制御部７４から出力された演算処理結果
の１情報を切替え出力するもので、アドレス線７５によ
り行われる。１／Ｏはセレクタで２情報（Ａ、Ｂ）のう
ち１つを選択するセレクタで、入力の１つは上記セレク
タ／Ｏ９に接続され、他の１つは前記データ線７６のＤ
Ｏ〜Ｄ７に接続されており、ビット／ワードコントロー
ル信号線７７２により入力されたビットとワードのいず
れかが選択され出力端子ＹＯ−Ｙ７に出力される。
７に前記メモリ制御部７４から出力された演算処理結果
の１情報を切替え出力するもので、アドレス線７５によ
り行われる。１／Ｏはセレクタで２情報（Ａ、Ｂ）のう
ち１つを選択するセレクタで、入力の１つは上記セレク
タ／Ｏ９に接続され、他の１つは前記データ線７６のＤ
Ｏ〜Ｄ７に接続されており、ビット／ワードコントロー
ル信号線７７２により入力されたビットとワードのいず
れかが選択され出力端子ＹＯ−Ｙ７に出力される。
１１１は、デコーダでアドレス線７５とライト信号線７
７４によフて制御され、メモリ制御部７４により指定さ
れた場所が一個所選択され、１１２はセレクタで上記し
たセレクタ１／Ｏと同様のもので、ビット／ワードコン
トロール信号線７７２によりビットとワードのいずれか
が選択される。
７４によフて制御され、メモリ制御部７４により指定さ
れた場所が一個所選択され、１１２はセレクタで上記し
たセレクタ１／Ｏと同様のもので、ビット／ワードコン
トロール信号線７７２によりビットとワードのいずれか
が選択される。
１１３．１１４はラッチ素子で、上記セレクタ１／Ｏの
出力を入力信号とし、上記セレクタ１１２の選択信号出
力を記憶指令信号として上記入力情報が記憶（ラッチ）
される。すなわち第４図（ａ）に示すようにビット演算
処理における出力時は、ｌ情報毎に割付けられたアドレ
スに対応した出力部に出力され、またワード演算処理に
おける出力時は１ワード（バイトアドレス×２）分が対
応して出力部に出力されるわけである。
出力を入力信号とし、上記セレクタ１１２の選択信号出
力を記憶指令信号として上記入力情報が記憶（ラッチ）
される。すなわち第４図（ａ）に示すようにビット演算
処理における出力時は、ｌ情報毎に割付けられたアドレ
スに対応した出力部に出力され、またワード演算処理に
おける出力時は１ワード（バイトアドレス×２）分が対
応して出力部に出力されるわけである。
次にブロック１１５，１１６は、入力部１１と同様の構
成であり、上記したラッチ素子１１３に記憶された内容
を読み出してデータ線７６に供給出来るようにしたもの
である。
成であり、上記したラッチ素子１１３に記憶された内容
を読み出してデータ線７６に供給出来るようにしたもの
である。
次に第５図（ａ）、（ｂ）は、演算制御部７に有するワ
ード演算処理レジスタの各ビットと、ワード情報の対応
を示す。すなわち、プログラミング時の桁概念を考慮し
易くするため上位、下位を対応させたものであるが、第
３図におけるワード情報伝達手段はこれに合致させたも
のである。また、第３図はｌワード（１６ビツト）分の
構成を示したものであるが１．同様の構成を拡張すれば
良いことは容易に理解できる。また、第３図を構成する
各素子を、ゲートアレイ等により構成し、集積化した１
チップ素子とすれば小形化、安価にすることができるの
は明白である。
ード演算処理レジスタの各ビットと、ワード情報の対応
を示す。すなわち、プログラミング時の桁概念を考慮し
易くするため上位、下位を対応させたものであるが、第
３図におけるワード情報伝達手段はこれに合致させたも
のである。また、第３図はｌワード（１６ビツト）分の
構成を示したものであるが１．同様の構成を拡張すれば
良いことは容易に理解できる。また、第３図を構成する
各素子を、ゲートアレイ等により構成し、集積化した１
チップ素子とすれば小形化、安価にすることができるの
は明白である。
第６図に、前記した入力信号と出力信号の記憶について
のタイミング図を示す。入力情報保持信号線７７１から
の保持信号によって１スキヤニングの先頭のパルスで同
時に行われるので、外部機器からの多数の情報の記憶が
短時間で済み、また、出力情報はシーケンスプログラム
の演算時の随時の出力によって随時記憶されその出力は
速やかに出力部１２に伝えられる。従って、全体として
入出力の応答性が大幅に改善される。例えば、第７図に
おいて、従来、シーケンスプログラム処理が１命令語当
り３μｓで／Ｏ００命令あるとした場合３鱈Ｓであり、
また入力、出力処理に要する処理時間が、２ｍｓである
とした場合合計５ｅ＋ｓてあって、入出力処理の時間の
全体に対するウェイトは大きく、入力・演算・出力の時
間は実質１命令語当り５μｓとなる。
のタイミング図を示す。入力情報保持信号線７７１から
の保持信号によって１スキヤニングの先頭のパルスで同
時に行われるので、外部機器からの多数の情報の記憶が
短時間で済み、また、出力情報はシーケンスプログラム
の演算時の随時の出力によって随時記憶されその出力は
速やかに出力部１２に伝えられる。従って、全体として
入出力の応答性が大幅に改善される。例えば、第７図に
おいて、従来、シーケンスプログラム処理が１命令語当
り３μｓで／Ｏ００命令あるとした場合３鱈Ｓであり、
また入力、出力処理に要する処理時間が、２ｍｓである
とした場合合計５ｅ＋ｓてあって、入出力処理の時間の
全体に対するウェイトは大きく、入力・演算・出力の時
間は実質１命令語当り５μｓとなる。
本実施例によれば、入力処理は全体で前記した保持信号
が５μｓで行えるため、無視できる値となり、処理時間
は１命令語当り実質３μｓ実現出来ることができる。
が５μｓで行えるため、無視できる値となり、処理時間
は１命令語当り実質３μｓ実現出来ることができる。
［発明の効果コ
本発明によれば、従来処理時間の多くかかった入力情報
をイメージメモリに転送するための入力処理が、極めて
短時間に行え、また、出力処理については即行われるた
め、応答性が大幅に改善される。
をイメージメモリに転送するための入力処理が、極めて
短時間に行え、また、出力処理については即行われるた
め、応答性が大幅に改善される。
また、応答性が改善されるためダイレクト入力処理等の
シーケンスプログラム途中で行う必要がなく時系列的処
理に対する注意が不安となり使い勝手が良くなる。
シーケンスプログラム途中で行う必要がなく時系列的処
理に対する注意が不安となり使い勝手が良くなる。
第１図は本発明の一実施例のブロック構成図、第２図は
本発明のＩ／Ｏ制御部のアドレス割付例を示す説明図、
第３図はＩ／Ｏ制御部の詳細図、第４図は上記アドレス
割付例の説明図、第５図は本発明のワード情報の説明図
、第６図は人力信号と出力信号の記憶についてのタイミ
ング説明図、第７図は従来技術の説明図である。 符号の説明 ／Ｏ１．１１４−−−ラッチ、／Ｏ２，／Ｏ９゜１／Ｏ
．１１２．−−−セレクタ、／Ｏ３〜／Ｏ５−−−３ス
テートバツフア、／Ｏ７，／Ｏ８゜１１１−−−デコー
ダ、７７１−−一人力情報保持信号線 ｉ イ ｔ；？１ 出力部へ 出力部へ 第 ４ 図 第 図 （Ｃン ＊ａ−ａ−ｙ−％４４］ 第 図
本発明のＩ／Ｏ制御部のアドレス割付例を示す説明図、
第３図はＩ／Ｏ制御部の詳細図、第４図は上記アドレス
割付例の説明図、第５図は本発明のワード情報の説明図
、第６図は人力信号と出力信号の記憶についてのタイミ
ング説明図、第７図は従来技術の説明図である。 符号の説明 ／Ｏ１．１１４−−−ラッチ、／Ｏ２，／Ｏ９゜１／Ｏ
．１１２．−−−セレクタ、／Ｏ３〜／Ｏ５−−−３ス
テートバツフア、／Ｏ７，／Ｏ８゜１１１−−−デコー
ダ、７７１−−一人力情報保持信号線 ｉ イ ｔ；？１ 出力部へ 出力部へ 第 ４ 図 第 図 （Ｃン ＊ａ−ａ−ｙ−％４４］ 第 図
Claims (1)
- 【特許請求の範囲】 １、制御対象の複数の入力信号を受ける入力部、複数の
外部負荷を駆動する出力部、プログラマブルな制御プロ
グラムを記憶する第１の記憶部、上記制御プログラムに
従って演算処理を行う演算処理装部、上記演算処理部の
処理結果等を記憶する第２の記憶部、上記入力部・出力
部からのそれぞれの入力情報を保持信号により保持する
手段と、上記入力情報の１情報毎に１つのアドレスを対
応させて割付け、上記演算処理部から該当するアドレス
が指示された時上記演算処理部と結ばれた複数のデータ
線の特定の１つに上記保持された１単位情報を伝達する
手段と、上記出力部の１情報毎に１つのアドレスを対応
させて割付けた記憶部に該記憶と上記演算処理部に結ば
れた複数のデータ線の特定の１つに伝達する出力情報を
上記演算処理部からアドレス及び書込みが指示された時
記憶するＩ／Ｏ制御部を備えたことを特徴とするプログ
ラマブルコントローラ。 ２、上記Ｉ／Ｏ制御部は、複数の入力情報を１単位とし
て１つのアドレスを対応させて割付けた記憶部の内容を
上記演算処理部に結ばれた複数のデータ線に伝達する手
段と、上記演算処理部から出力される複数の出力情報を
１単位として１つのアドレスを対応させて割付けた記憶
部に伝達する手段とを備えたことを特徴とする請求項１
記載のプログラマブルコントローラ。 ３、上記Ｉ／Ｏ制御部は、上記Ｉ／Ｏ制御部のアドレス
割付けが上記第２の記憶部と連続した配置であることを
特徴とした請求項１記載のプログラマブルコントローラ
。 ４、上記Ｉ／Ｏ制御部は、１チップに集積化されたこと
を特徴とするプログラマブルコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6701190A JPH03268006A (ja) | 1990-03-19 | 1990-03-19 | プログラマブルコントローラ |
| EP19910101549 EP0447776A3 (en) | 1990-03-19 | 1991-02-05 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6701190A JPH03268006A (ja) | 1990-03-19 | 1990-03-19 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268006A true JPH03268006A (ja) | 1991-11-28 |
Family
ID=13332553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6701190A Pending JPH03268006A (ja) | 1990-03-19 | 1990-03-19 | プログラマブルコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0447776A3 (ja) |
| JP (1) | JPH03268006A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2851730B2 (ja) * | 1991-11-01 | 1999-01-27 | 株式会社日立製作所 | プログラマブルコントローラ |
| JPH05297992A (ja) * | 1992-04-21 | 1993-11-12 | Hitachi Ltd | プログラマブルコントローラの入力回路 |
| JP3371349B2 (ja) * | 1995-07-21 | 2003-01-27 | オムロン株式会社 | 制御処理装置 |
| KR20180041319A (ko) * | 2016-10-14 | 2018-04-24 | 엘에스산전 주식회사 | 펄스 신호 인식 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776604A (en) * | 1980-10-30 | 1982-05-13 | Fanuc Ltd | Numeric controller |
| JPS592104A (ja) * | 1982-06-28 | 1984-01-07 | Masaya Murata | シ−ケンス・コントロ−ラ |
| JPS60238902A (ja) * | 1984-05-11 | 1985-11-27 | Sharp Corp | 高速パルスラツチユニツト |
| JPS60252910A (ja) * | 1984-05-30 | 1985-12-13 | Mitsubishi Electric Corp | プログラマブルコントロ−ラのプロセス入力回路 |
| JPH0619651B2 (ja) * | 1984-06-22 | 1994-03-16 | 株式会社日立製作所 | シ−ケンス制御装置 |
| JPH02103654A (ja) * | 1988-10-13 | 1990-04-16 | Toshiba Corp | 演算制御装置の入出力装置 |
-
1990
- 1990-03-19 JP JP6701190A patent/JPH03268006A/ja active Pending
-
1991
- 1991-02-05 EP EP19910101549 patent/EP0447776A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0447776A3 (en) | 1993-08-25 |
| EP0447776A2 (en) | 1991-09-25 |
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