JPH03258563A - ラインプリンタの階調制御装置 - Google Patents
ラインプリンタの階調制御装置Info
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- JPH03258563A JPH03258563A JP5746090A JP5746090A JPH03258563A JP H03258563 A JPH03258563 A JP H03258563A JP 5746090 A JP5746090 A JP 5746090A JP 5746090 A JP5746090 A JP 5746090A JP H03258563 A JPH03258563 A JP H03258563A
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- resistance element
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- signal
- circuit
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 abstract 3
- 230000020169 heat generation Effects 0.000 description 11
- 238000013500 data storage Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000006185 dispersion Substances 0.000 description 2
- 101100119770 Caenorhabditis elegans fat-5 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気エネルギーを複数に抵抗素子に供給して
、熱エネルギーに変換後、この熱エネルギーによって印
刷用紙に発色、転写する形式のラインプリンタの階調制
御装置に関する。
、熱エネルギーに変換後、この熱エネルギーによって印
刷用紙に発色、転写する形式のラインプリンタの階調制
御装置に関する。
従来より画像信号に基づいて印刷用紙にカラープリント
等を作成するサーマルヘッド使用のライα ンプリンタは公知である。これは第3図(1)に示すよ
うに、印刷用紙Pを紙送りするブタテンAの軸方向に複
数の抵抗素子Bl−Bnを一列に配列したサーマルヘッ
ドC(同図yf)を印字用に用いられている。
等を作成するサーマルヘッド使用のライα ンプリンタは公知である。これは第3図(1)に示すよ
うに、印刷用紙Pを紙送りするブタテンAの軸方向に複
数の抵抗素子Bl−Bnを一列に配列したサーマルヘッ
ドC(同図yf)を印字用に用いられている。
このラインプリンタは、サーマルヘッドCを構成する各
抵抗素子Bl−Bnに、ホスト側から入力されてくる1
ライン毎の画像信号の階調レベルに対応した熱エネルギ
ーを発色させて印刷用紙Pにドツト状に発色させるよう
に構成されている。
抵抗素子Bl−Bnに、ホスト側から入力されてくる1
ライン毎の画像信号の階調レベルに対応した熱エネルギ
ーを発色させて印刷用紙Pにドツト状に発色させるよう
に構成されている。
このように、上記ラインプリンタにおいては、多数の抵
抗素子Bl−Bnを用いる関係上、各抵抗素子B 1−
Bnの階調レベルが均一になるように熱エネルギーの発
生を等しくし、印刷用紙Pへの濃度むらを防止する必要
がある。
抗素子Bl−Bnを用いる関係上、各抵抗素子B 1−
Bnの階調レベルが均一になるように熱エネルギーの発
生を等しくし、印刷用紙Pへの濃度むらを防止する必要
がある。
しかしながら、サーマルヘッドCの構成上釜抵抗素子B
l−Bnには、電源の共通電極であるコモン抵抗が存在
する。
l−Bnには、電源の共通電極であるコモン抵抗が存在
する。
第3図(〆)で示すように、電圧はサーマルヘッドCの
両端に抵抗素子B1、Bnから印字される回路構成であ
るため、サーマルヘッドCの各抵抗素子Bl−Bnの共
通電極であるコモン抵抗の影響で、ヘッドの両端部の抵
抗素子Bl−Bnでは電源に近く、コモン抵抗値は小さ
く、ヘッドの中心部の抵抗素子は、電源からはなれてい
てコモン抵抗は大きい、そのため各抵抗素子Bl−Bn
に印加される電圧がことなり、ラインプリンター〇の中
央部に至るほど、第4図で示すように印加電圧が低くな
り、特にコモン抵抗が大きくなると印加電圧が低くなる
。つまり、印字濃度がヘッドの中央部で薄くなるという
主走査方向の印字濃度むらになってしまうという問題点
があった。
両端に抵抗素子B1、Bnから印字される回路構成であ
るため、サーマルヘッドCの各抵抗素子Bl−Bnの共
通電極であるコモン抵抗の影響で、ヘッドの両端部の抵
抗素子Bl−Bnでは電源に近く、コモン抵抗値は小さ
く、ヘッドの中心部の抵抗素子は、電源からはなれてい
てコモン抵抗は大きい、そのため各抵抗素子Bl−Bn
に印加される電圧がことなり、ラインプリンター〇の中
央部に至るほど、第4図で示すように印加電圧が低くな
り、特にコモン抵抗が大きくなると印加電圧が低くなる
。つまり、印字濃度がヘッドの中央部で薄くなるという
主走査方向の印字濃度むらになってしまうという問題点
があった。
そこで、各抵抗素子Bl−Bnのコモン抵抗を補正する
ために、外付は部品を用いた補正回路を新たに設けるこ
とも考えられるが、複雑な回路構成になり、コスト高を
招くという問題点がある。
ために、外付は部品を用いた補正回路を新たに設けるこ
とも考えられるが、複雑な回路構成になり、コスト高を
招くという問題点がある。
本発明は、上記課題を解決するためになされたもので、
その目的とするところは、サーマルヘッドを構成する各
抵抗素子のバラツキによって生しる各抵抗素子の発熱エ
ネルギーのバラツキを抑え、常に均一に階調による高画
質の印字を可能にし、その上回路構成の簡略化、コスト
ダウン等が達成できるラインブリンクの階調制御装置を
提供するものである。
その目的とするところは、サーマルヘッドを構成する各
抵抗素子のバラツキによって生しる各抵抗素子の発熱エ
ネルギーのバラツキを抑え、常に均一に階調による高画
質の印字を可能にし、その上回路構成の簡略化、コスト
ダウン等が達成できるラインブリンクの階調制御装置を
提供するものである。
上記目的を達成するため、本発明の係わるラインプリン
タの階調制御装置は、複数の抵抗素子を印字用紙の幅方
向に配列し、1ライン毎の画像データを上記各抵抗素子
に提供して階調表現するうlインプリンタにおいて、上
記各抵抗素子の印加電圧のレベル値が予め書き込まれて
いるデータ記憶手段と、上記画像データの1ドツトの階
調データが階調変調回路へ入力されているとその入力信
号に同期して上記記憶手段に記憶されている抵抗素子の
アドレスを指定するアドレス発生回路と、上記画像デー
タの階調データと、上記記憶手段から出力される各抵抗
素子の印加電圧レベル値に応して各抵抗素子の階調値を
変調せしめる階調変調回路と、この階調変調回路にて変
調された各抵抗素子の階調出力値のレベルに達するまで
所定時間に亘りデジタル信号からなる階調出力を出力、
保持するう、子回路と、上記ラッチ回路にて保持された
デジタル信号からなる階調出力を連続するアナログ信号
に置換し、その置換したパルス幅等のアナログ信号から
なる階調信号を上記各抵抗素子に出力する階調信号回路
とを備えていることを特徴とする。
タの階調制御装置は、複数の抵抗素子を印字用紙の幅方
向に配列し、1ライン毎の画像データを上記各抵抗素子
に提供して階調表現するうlインプリンタにおいて、上
記各抵抗素子の印加電圧のレベル値が予め書き込まれて
いるデータ記憶手段と、上記画像データの1ドツトの階
調データが階調変調回路へ入力されているとその入力信
号に同期して上記記憶手段に記憶されている抵抗素子の
アドレスを指定するアドレス発生回路と、上記画像デー
タの階調データと、上記記憶手段から出力される各抵抗
素子の印加電圧レベル値に応して各抵抗素子の階調値を
変調せしめる階調変調回路と、この階調変調回路にて変
調された各抵抗素子の階調出力値のレベルに達するまで
所定時間に亘りデジタル信号からなる階調出力を出力、
保持するう、子回路と、上記ラッチ回路にて保持された
デジタル信号からなる階調出力を連続するアナログ信号
に置換し、その置換したパルス幅等のアナログ信号から
なる階調信号を上記各抵抗素子に出力する階調信号回路
とを備えていることを特徴とする。
本発明に係わるラインプリンタの階調制御装置によれば
、各抵抗素子の印加電圧のレベル値が予め書き込まれて
いるデータ記憶手段と、各抵抗素子の印加電圧レベル値
に応して階調値を変調せしめ階調レベルを均一化する階
調変調回路とにより、同し入力階調に対して各抵抗素子
の発熱エネルギーにバラツキを補正して各抵抗素子の発
熱エネルギーを均一な階調レベルに設定し、その階調レ
ベルの階調信号を、階調信号生成回路を介して上記各抵
抗素子に出力するように構成されているため、各抵抗素
子のコモン抵抗の存在で各抵抗素子に印加された電圧に
よる発熱エネルギーのバラツキを抑えることができ、均
一な階調レベルの印字がなされる。
、各抵抗素子の印加電圧のレベル値が予め書き込まれて
いるデータ記憶手段と、各抵抗素子の印加電圧レベル値
に応して階調値を変調せしめ階調レベルを均一化する階
調変調回路とにより、同し入力階調に対して各抵抗素子
の発熱エネルギーにバラツキを補正して各抵抗素子の発
熱エネルギーを均一な階調レベルに設定し、その階調レ
ベルの階調信号を、階調信号生成回路を介して上記各抵
抗素子に出力するように構成されているため、各抵抗素
子のコモン抵抗の存在で各抵抗素子に印加された電圧に
よる発熱エネルギーのバラツキを抑えることができ、均
一な階調レベルの印字がなされる。
以下、この発明に係わるラインプリンタの階調制御装置
の一実施例を図面に基づいて説明する。
の一実施例を図面に基づいて説明する。
第1図は本発明の基本回路構成を示すブロック図で、図
に示すように、本装置は、ホスト側から1ライン毎の画
像データが入力されるラインバッファ8がありラインバ
ッファ8は、1ドツト毎の階調データを階調変調回路3
へ出力する。その出力信号に同期して抵抗素子Bl−B
nのnドツト目の階調データの時、nドツト目のアドレ
スを発生するアドレス発生回路1と、その発生回路1に
接続されるヘッドデータ記憶手段2とを備えている。ヘ
ッドデータ記憶手段2には、入力される画像データの階
調のドツト位置をアドレス発生回路1からのアドレス信
号を入力して各抵抗素子BIBnに印加される電圧のレ
ベル値が書き込まれている後述するアドレステーブルを
有しており、アドレス信号発生回路1にて指定されるヘ
ッドデータ記憶手段のアドレスには、各抵抗素子BIB
nのコモン抵抗値7の影響により、各抵抗素子の印加電
圧V 1−Vnを第2図(1)に示すような、たとえば
16段階の電圧レベルLO−L15がアドレスAO,A
l、A2.−・−・−順番に、つまり、抵抗素子Bl−
Bnの位置に対応して、LO−Li2が予め書き込まれ
ている。また、各電圧レベルLO−L15は各抵抗素子
Bl−Bnの最大印加電圧Vmaxから最小電圧Vmi
nを16ランクに分け、第2図(〆)に示す様に印加電
圧Vl−Vnがどの電圧レベルランクに入っているかで
、電圧レベルLO−L15にランク分けする。
に示すように、本装置は、ホスト側から1ライン毎の画
像データが入力されるラインバッファ8がありラインバ
ッファ8は、1ドツト毎の階調データを階調変調回路3
へ出力する。その出力信号に同期して抵抗素子Bl−B
nのnドツト目の階調データの時、nドツト目のアドレ
スを発生するアドレス発生回路1と、その発生回路1に
接続されるヘッドデータ記憶手段2とを備えている。ヘ
ッドデータ記憶手段2には、入力される画像データの階
調のドツト位置をアドレス発生回路1からのアドレス信
号を入力して各抵抗素子BIBnに印加される電圧のレ
ベル値が書き込まれている後述するアドレステーブルを
有しており、アドレス信号発生回路1にて指定されるヘ
ッドデータ記憶手段のアドレスには、各抵抗素子BIB
nのコモン抵抗値7の影響により、各抵抗素子の印加電
圧V 1−Vnを第2図(1)に示すような、たとえば
16段階の電圧レベルLO−L15がアドレスAO,A
l、A2.−・−・−順番に、つまり、抵抗素子Bl−
Bnの位置に対応して、LO−Li2が予め書き込まれ
ている。また、各電圧レベルLO−L15は各抵抗素子
Bl−Bnの最大印加電圧Vmaxから最小電圧Vmi
nを16ランクに分け、第2図(〆)に示す様に印加電
圧Vl−Vnがどの電圧レベルランクに入っているかで
、電圧レベルLO−L15にランク分けする。
また、本願装置は、上記ヘッドデータ記憶手段2に接続
され、その記憶手段2に書き込まれた各抵抗素子Bl−
Bnの電圧レベルに対した階調数を変調し、均等化する
階調レベルにて出力する階調変調回路3の出力する各抵
抗素子Bl−Bnの異なる階調出力レベルに応じた階調
出力を保持するラッチ回路4と、ラッチ回路4に接続さ
れてラッチ回路4が保持しているデジタル信号からなる
階調出力をアナログ信号からなる連続するパルス幅に置
き換え、上記各抵抗素子Bl−Bnに対して階調出力を
最適通電時間に亘り供給するための階調出力信号を出力
する階調信号生成回路5を備えている。
され、その記憶手段2に書き込まれた各抵抗素子Bl−
Bnの電圧レベルに対した階調数を変調し、均等化する
階調レベルにて出力する階調変調回路3の出力する各抵
抗素子Bl−Bnの異なる階調出力レベルに応じた階調
出力を保持するラッチ回路4と、ラッチ回路4に接続さ
れてラッチ回路4が保持しているデジタル信号からなる
階調出力をアナログ信号からなる連続するパルス幅に置
き換え、上記各抵抗素子Bl−Bnに対して階調出力を
最適通電時間に亘り供給するための階調出力信号を出力
する階調信号生成回路5を備えている。
また、上記階調変調回路3はFAT5.LCA。
メモリ素子等により構成された回路で、画像データとし
て入力されてくる階調データとヘッド記憶手段2からの
電圧レベル値LCI−L15をアドレスとしている。各
抵抗素子の入力階調データと電圧レベル(ffiLo−
Li2の組合わせに対して最適な階調レベルを特定する
階調データKl−Knをテーブル構成として格納されて
いる。
て入力されてくる階調データとヘッド記憶手段2からの
電圧レベル値LCI−L15をアドレスとしている。各
抵抗素子の入力階調データと電圧レベル(ffiLo−
Li2の組合わせに対して最適な階調レベルを特定する
階調データKl−Knをテーブル構成として格納されて
いる。
すなわち、上記階調変調回路3は、各抵抗素子Bl−B
nの電圧レベルランクに対して最適な階調レベルを特定
する熱エネルギーのデータを格納したテーブル構成され
、この回路3内に基準電圧を最大電圧Vmaxとして基
準電圧の発熱エネルギーと各抵抗素子Bl−Bnの発熱
エネルギーとが、同し階調データに対して等発熱エネル
ギーになるように最適通電時間tkの時、発熱エネルギ
ーは、 V2 ma x*ts V2 x *t
kとなる。
nの電圧レベルランクに対して最適な階調レベルを特定
する熱エネルギーのデータを格納したテーブル構成され
、この回路3内に基準電圧を最大電圧Vmaxとして基
準電圧の発熱エネルギーと各抵抗素子Bl−Bnの発熱
エネルギーとが、同し階調データに対して等発熱エネル
ギーになるように最適通電時間tkの時、発熱エネルギ
ーは、 V2 ma x*ts V2 x *t
kとなる。
(なお、Rは各抵抗素子Bl−Bnの抵抗値で、tsは
基準電圧Vmaxの時の基本通電時間である。) つまり、抵抗素子Bl−Bnの印加電圧値は、電圧レベ
ルL(1−Li2で表されて、階調変調回路発熱エネル
ギー −x t k の通電時間tkとなる階調数kiで表した値で書す 込まれている。(第2図(Fl) ) また、上記階調信号生成回路5では、上記ラッチ回路4
が制御する階調出力信号に基づいて、各抵抗素子Bl−
Bnに最適通電時間に亘りヘッド電源電圧VOを印加し
、各抵抗素子Bl−Bnのバラツキを抑える時間制御を
行う。
基準電圧Vmaxの時の基本通電時間である。) つまり、抵抗素子Bl−Bnの印加電圧値は、電圧レベ
ルL(1−Li2で表されて、階調変調回路発熱エネル
ギー −x t k の通電時間tkとなる階調数kiで表した値で書す 込まれている。(第2図(Fl) ) また、上記階調信号生成回路5では、上記ラッチ回路4
が制御する階調出力信号に基づいて、各抵抗素子Bl−
Bnに最適通電時間に亘りヘッド電源電圧VOを印加し
、各抵抗素子Bl−Bnのバラツキを抑える時間制御を
行う。
この階調信号生成回路5は、階調信号kl−knが一方
から入力され、他方では基準パルス発生回路5a、クロ
ック5b、カウンタ5cで上記階調信号k 1−knに
相当する最適時間を入力し、それらを比較し入力された
デジタル信号からなる階調出力値をデジタル値に置き換
え最適通電時間を設定するコンパレータ5Dを有してい
る。
から入力され、他方では基準パルス発生回路5a、クロ
ック5b、カウンタ5cで上記階調信号k 1−knに
相当する最適時間を入力し、それらを比較し入力された
デジタル信号からなる階調出力値をデジタル値に置き換
え最適通電時間を設定するコンパレータ5Dを有してい
る。
このコンパレータ5Dで比較され、選択された各抵抗素
子Bl−Bnのヘッド電源電圧VOに最適通電時間は、
アンドゲート5Eにて基準パルス発生回路5aの発生す
る基準パルスと論理積され、各トランジスタTI −T
nのヘース側に入力されるように構成されている。
子Bl−Bnのヘッド電源電圧VOに最適通電時間は、
アンドゲート5Eにて基準パルス発生回路5aの発生す
る基準パルスと論理積され、各トランジスタTI −T
nのヘース側に入力されるように構成されている。
そうして、コモン抵抗7の影響で各抵抗素子B1−Bn
の印加電圧がバラ付くことにより同人力階調に対してバ
ラ付いていた熱エネルギーを均一化する補正を最適通電
時間に亘り各抵抗素子BOBnに印加するように構成さ
れている。以下に本願装置の作用を説明する。
の印加電圧がバラ付くことにより同人力階調に対してバ
ラ付いていた熱エネルギーを均一化する補正を最適通電
時間に亘り各抵抗素子BOBnに印加するように構成さ
れている。以下に本願装置の作用を説明する。
まず、図示しないホスト側からラインプリンタCの1ラ
イン分の画像データがラインバッファ8に入力される。
イン分の画像データがラインバッファ8に入力される。
ラインバッファ8からlドツト分の階調データが階調変
調回路3に入力され、その入力信号に同期してアドレス
発生回路1に入力さα れると、第2図(/r′)に示すアドレスAO−Anの
いずれかを指定する信号を上記アドレス発生回路1が発
生する。
調回路3に入力され、その入力信号に同期してアドレス
発生回路1に入力さα れると、第2図(/r′)に示すアドレスAO−Anの
いずれかを指定する信号を上記アドレス発生回路1が発
生する。
そのアドレス発生回路1が指定するアドレスには、各抵
抗素子Bl−Bnの印加電圧Vl−Vnを16種類の電
圧レベルL O、L L 、 L 2−−−−−−の
レベル値がヘッドデータ記憶手段2のテーブルに第2図
(/′)に示すように書き込まれている。
抗素子Bl−Bnの印加電圧Vl−Vnを16種類の電
圧レベルL O、L L 、 L 2−−−−−−の
レベル値がヘッドデータ記憶手段2のテーブルに第2図
(/′)に示すように書き込まれている。
次に、階調変調回路3には、第2図(〆)に示すように
、例えば、64階調に亘り、電圧レベルのランクLO−
L15毎に、各抵抗素子Bl−Bnの印加電圧Vl−V
nのバラツキを生じないように基準電圧Vmaxの時の
通電時間tsとなる階調信号kl−knのうち最も適合
する階調レベルの階調信号kが設定される。
、例えば、64階調に亘り、電圧レベルのランクLO−
L15毎に、各抵抗素子Bl−Bnの印加電圧Vl−V
nのバラツキを生じないように基準電圧Vmaxの時の
通電時間tsとなる階調信号kl−knのうち最も適合
する階調レベルの階調信号kが設定される。
次に、ラッチ回路4では、階調変調回路3で変調された
階調信号kl−knに基づいて各抵抗素子への印加電圧
VOの最適通電が行われるように1 2 各抵抗素子Bl−Bnに適した階調出力信号を階調信号
生成回路5へ入力する。
階調信号kl−knに基づいて各抵抗素子への印加電圧
VOの最適通電が行われるように1 2 各抵抗素子Bl−Bnに適した階調出力信号を階調信号
生成回路5へ入力する。
したがって、ラインヘッドCのコモン抵抗7がある場合
でも、予め各ラインヘッドCのコモン抵抗7の抵抗値r
を予め測定し、各抵抗素子B1Bnの印加電圧を計算し
、各抵抗素子Bl−Bnの異なる印加電圧がヘッドデー
タ記憶手段2のテーブルに記憶されており、その電圧レ
ベル値により階調変調回路3が各抵抗素子Bl−Bnの
印加電圧に応して階調レベルを均等化する階調レベルへ
の変調を行い、ラッチ回路4及び階調信号生成回路5を
介して、各抵抗素子Bl−Bnの階調出力を均等化する
階調出力信号を各抵抗素子B1Bnに出力する。
でも、予め各ラインヘッドCのコモン抵抗7の抵抗値r
を予め測定し、各抵抗素子B1Bnの印加電圧を計算し
、各抵抗素子Bl−Bnの異なる印加電圧がヘッドデー
タ記憶手段2のテーブルに記憶されており、その電圧レ
ベル値により階調変調回路3が各抵抗素子Bl−Bnの
印加電圧に応して階調レベルを均等化する階調レベルへ
の変調を行い、ラッチ回路4及び階調信号生成回路5を
介して、各抵抗素子Bl−Bnの階調出力を均等化する
階調出力信号を各抵抗素子B1Bnに出力する。
そうして、各抵抗素子Bl−Bnには、ヘッド電源電圧
VOが最適通電時間に亘り印加され、各抵抗素子Bl−
Bnからは均一の発熱エネルギーが発生し、これにより
高画質の印字が可能となる。
VOが最適通電時間に亘り印加され、各抵抗素子Bl−
Bnからは均一の発熱エネルギーが発生し、これにより
高画質の印字が可能となる。
以上の説明から明らかなように、本願制御装置は、サー
マルヘッドの異なるコモン抵抗値により各抵抗素子の印
加電圧の電圧レベルを予め書き込まれているヘッドデー
タ記憶手段と、この記憶手段に記憶された各抵抗素子の
電圧レベル値に基づいて入力階調データを変調する階調
変調回路の出力する階調データで抵抗素子の通電時間を
制御する階調信号生成回路を備えた構成であるため、コ
モン抵抗値の補正ができ、従来のようなラインプリンタ
ヘッドの中央部の濃度が薄くなることが防止され、また
抵抗素子の抵抗値がバラ付いても、ドツト毎に1階調単
位で補正することができるため、高画質な印字を達成す
ることができる。
マルヘッドの異なるコモン抵抗値により各抵抗素子の印
加電圧の電圧レベルを予め書き込まれているヘッドデー
タ記憶手段と、この記憶手段に記憶された各抵抗素子の
電圧レベル値に基づいて入力階調データを変調する階調
変調回路の出力する階調データで抵抗素子の通電時間を
制御する階調信号生成回路を備えた構成であるため、コ
モン抵抗値の補正ができ、従来のようなラインプリンタ
ヘッドの中央部の濃度が薄くなることが防止され、また
抵抗素子の抵抗値がバラ付いても、ドツト毎に1階調単
位で補正することができるため、高画質な印字を達成す
ることができる。
また、本願装置では、外すけ部品を用いることなくサー
マルヘッドのコモン抵抗による発熱エネルギーのバラ付
きを抑えることができるため、低コストにこの種の装置
を製作することができる等の効果を有する。
マルヘッドのコモン抵抗による発熱エネルギーのバラ付
きを抑えることができるため、低コストにこの種の装置
を製作することができる等の効果を有する。
第1図はこの発明に係わるラインプリンタの階副制御装
置の基本回路構成を示すプロ、り図、第2図+a)は第
1図の階調制御装置で使用するへ・7ドデ一タ記憶手段
のアドレスに記憶されているヘッドデータの内容を示す
説明図、第2図(blは第1図の階調制御装置で使用す
る階調変調回路に記憶されている階調信号を示す説明図
、第2図(C1はヘッド記憶手段に記憶する電圧レベル
を示す説明図、第3図(alは従来例におけるラインプ
リンタのプリンタヘッドの配設位置を示す概略斜視図、
第3図(blは従来のラインプリンタにおけるサーマル
ヘッドの配列状態を示す平面図、第4図は各抵抗素子間
のバラツキ状態を示す特性図である。 アドレス発生回路 ヘッドデータ記憶手段 階調変調回路 ラッチ回路 階調信号生成回路 サーマルへソト コモン抵抗 5 ・ラインハソファ
置の基本回路構成を示すプロ、り図、第2図+a)は第
1図の階調制御装置で使用するへ・7ドデ一タ記憶手段
のアドレスに記憶されているヘッドデータの内容を示す
説明図、第2図(blは第1図の階調制御装置で使用す
る階調変調回路に記憶されている階調信号を示す説明図
、第2図(C1はヘッド記憶手段に記憶する電圧レベル
を示す説明図、第3図(alは従来例におけるラインプ
リンタのプリンタヘッドの配設位置を示す概略斜視図、
第3図(blは従来のラインプリンタにおけるサーマル
ヘッドの配列状態を示す平面図、第4図は各抵抗素子間
のバラツキ状態を示す特性図である。 アドレス発生回路 ヘッドデータ記憶手段 階調変調回路 ラッチ回路 階調信号生成回路 サーマルへソト コモン抵抗 5 ・ラインハソファ
Claims (1)
- 複数のドット形成抵抗素子を印字用紙の幅方向に配列し
、1ライン毎の画像データを上記各抵抗素子に供給して
階調表現するラインプリンタにおいて、上記各抵抗素子
の印加電圧のレベル値が予め書き込まれているデータ記
憶手段と、上記画像データの1ドットの階調データが階
調変調回路へ入力されるとその入力信号に同期して上記
記憶手段に記憶されている抵抗素子のアドレスを指定す
るアドレス発生回路と、上記画像データの階調データと
上記記憶手段から出力される各抵抗素子の印加電圧レベ
ル値に応じて各抵抗素子の階調値を変調せしめ、各抵抗
素子間の階調レベルを均等化する階調変調回路とこの階
調変調回路にて変調された各抵抗素子の階調出力値のレ
ベルに達するまで所定時間に亘りデジタル信号からなる
階調出力を出力、保持するラッチ回路と、上記ラッチ回
路にて保持されたデジタル信号からなる階調出力を連続
するアナログ信号に置換し、その置換したパルス幅等の
アナログ信号からなる階調信号を上記各抵抗素子に出力
する階調信号生成回路とを備えていることを特徴とする
ラインプリンタの階調制御装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5746090A JPH03258563A (ja) | 1990-03-08 | 1990-03-08 | ラインプリンタの階調制御装置 |
EP91100174A EP0437236B1 (en) | 1990-01-09 | 1991-01-07 | Gradation control circuit of line thermal printer |
DE69121730T DE69121730T2 (de) | 1990-01-09 | 1991-01-07 | Gradationssteuerschaltung für lineare thermische Drucker |
US07/639,811 US5216440A (en) | 1990-01-09 | 1991-01-09 | Gradation control circuit of line thermal printer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5746090A JPH03258563A (ja) | 1990-03-08 | 1990-03-08 | ラインプリンタの階調制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03258563A true JPH03258563A (ja) | 1991-11-18 |
Family
ID=13056291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5746090A Pending JPH03258563A (ja) | 1990-01-09 | 1990-03-08 | ラインプリンタの階調制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03258563A (ja) |
-
1990
- 1990-03-08 JP JP5746090A patent/JPH03258563A/ja active Pending
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