JPH03257850A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000011521 glass Substances 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000000137 annealing Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 16
- 238000000576 coating method Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 abstract description 18
- 239000000758 substrate Substances 0.000 abstract description 14
- 239000002344 surface layer Substances 0.000 abstract description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 77
- 235000012431 wafers Nutrition 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 238000006297 dehydration reaction Methods 0.000 description 3
- 210000004709 eyebrow Anatomy 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 239000011550 stock solution Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- SCPYDCQAZCOKTP-UHFFFAOYSA-N silanol Chemical compound [SiH3]O SCPYDCQAZCOKTP-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 150000004819 silanols Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
眉間絶縁膜の平坦化法に関し
クラックが無く2表層部および深層部におけるエツチン
グ速度差の小さい塗布ガラス膜の形成方法を提供するこ
とを目的とし
第1の発明は、配線が形成された半導体集積回路基板上
に塗布ガラスを塗布して塗布ガラス膜を形成した後,プ
レヒートする工程と、塗布ガラス膜をエツチングして薄
くした後、アニールして塗布ガラス膜をキュアする工程
とを所定の回数繰り返して厚い塗布ガラス膜を形成する
ように構成し。[Detailed Description of the Invention] [Summary] The purpose of the present invention is to provide a method for forming a coated glass film that is free from cracks and has a small difference in etching rate between the surface layer and the deep layer with respect to a method for flattening an insulating film between the eyebrows. The invention involves a process of applying coated glass to a semiconductor integrated circuit board on which wiring has been formed to form a coated glass film, and then preheating the coated glass film, and etching the coated glass film to make it thin, and then annealing the coated glass film. The process of curing is repeated a predetermined number of times to form a thick coated glass film.
第2の発明は、配線が形成された半導体集積回路基板上
に塗布ガラスを塗布して塗布ガラス膜を形成した後,プ
レヒートする工程と、塗布ガラス膜をエツチングして薄
<シた後、アニールして塗布ガラス膜をキュアする工程
を経た後、塗布ガラスの塗布,プレヒートおよびアニー
ルから成る一連の工程を1回または複数回繰り返して厚
い塗布ガラス膜を形成するように構成する。The second invention includes a step of applying coated glass on a semiconductor integrated circuit board on which wiring is formed to form a coated glass film, and then preheating the coated glass film, and then etching the coated glass film to thin it and then annealing it. After a step of curing the coated glass film, a series of steps consisting of coating the coated glass, preheating, and annealing is repeated one or more times to form a thick coated glass film.
本発明は、半導体装置の製造方法、特に眉間絶縁膜の平
坦化法に関する。The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for planarizing an insulating film between the eyebrows.
近年、半導体集積回路の集積度の向上に伴い。In recent years, with the improvement in the degree of integration of semiconductor integrated circuits.
配線の多層化が進んでいる。このような多層配線構造に
おいては、下層配線の凹凸が上層配線の形成を困難にし
ている。このため、上層配線の形成を容易にするために
、下層配線と上層配線との間を相互に絶縁するための眉
間絶縁膜を平坦化するための技術が求められている。Wiring is becoming more multi-layered. In such a multilayer wiring structure, the unevenness of the lower layer wiring makes it difficult to form the upper layer wiring. Therefore, in order to facilitate the formation of the upper layer wiring, there is a need for a technique for flattening the glabella insulating film for mutually insulating the lower layer wiring and the upper layer wiring.
眉間絶縁膜を平坦化するための方法として、塗布ガラス
(S OG ; 5pin On Glass)を用い
る方法がある。以下、従来のSOG膜の形成方法を説明
する。As a method for flattening the glabella insulating film, there is a method using coated glass (SOG; 5 pin on glass). A conventional method for forming an SOG film will be described below.
fa) 第1の方法
■ 表面に配線が形成された半導体集積回路基板ウェー
ハをスピンコータ上に載置する。fa) First method (2) A semiconductor integrated circuit substrate wafer with wiring formed on its surface is placed on a spin coater.
■ スピンコータを回転させながら、集積回路基板ウェ
ーハ上にSOGの原液を滴下して塗布することによりS
OG膜を形成する。■ While rotating the spin coater, SOG is coated by dropping the stock solution of SOG onto the integrated circuit substrate wafer.
Form an OG film.
■ SOG膜をブレヒートする。■ Breheat the SOG film.
■ SOG膜をアニールしてキュアする。■ Anneal and cure the SOG film.
(b) 第2の方法
第1の方法は1回の塗布で厚いSOG膜を形成する方法
であるが、この方法は、前記■〜■の工程を複数回繰り
返すことにより、複数層の薄いSOG膜の積層構造とし
て厚い5OGWAを形成する方法である。(b) Second method The first method is a method of forming a thick SOG film with one coating, but this method is a method of forming a thin SOG film of multiple layers by repeating the steps This is a method of forming a thick 5OGWA as a layered structure of films.
(発明が解決しようとする課題〕
従来の第1の方法は51回の塗布で厚いSOG膜を形成
しているので。(Problems to be Solved by the Invention) The first conventional method forms a thick SOG film by 51 coatings.
■ クランクが入りやすい。■Easy to insert the crank.
■ SOG膜の表層部と深層部とでエツチング速度が異
なるため、後工程においてパターニングを行う際に深層
部がより大きくエツチングされるので、パターン形状変
形が生じる
という問題があった。(2) Since the etching speed is different between the surface layer and the deep layer of the SOG film, when patterning is performed in a subsequent process, the deep layer is etched to a greater extent, resulting in a problem of deformation of the pattern shape.
従来の第2の方法における薄いSOG膜を形成する方法
として1次の2つの方法がある。There are two primary methods for forming a thin SOG film in the conventional second method.
■ SOGの原液の固体成分を減らし、溶媒の割合を多
くする方法。■ A method of reducing the solid content of the SOG stock solution and increasing the proportion of solvent.
■ SOGを塗布する時に、スピンコータの回転数を大
きくする方法。■ How to increase the rotation speed of the spin coater when applying SOG.
しかし、■の方法には、固体成分が減少する結果SOG
原液の不均一が生じ、ウェーハ上にSOG膜が形成され
ない部分が発生する。という問題があった。また、■の
方法には9毛細管現象のために微細な溝にSOG液が溜
まってしまい、溝内のSOG膜を薄くすることができな
い、という問題があった。However, method
Non-uniformity of the stock solution occurs, resulting in portions on the wafer where the SOG film is not formed. There was a problem. In addition, method (1) has the problem that the SOG liquid accumulates in the fine grooves due to capillary phenomenon, making it impossible to thin the SOG film in the grooves.
本発明は、これらの問題点を解決した半導体装置の製造
方法、特にクランクが無く9表層部および深層部におけ
るエンチング速度差の小さい塗布ガラス膜の形成方法を
提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device that solves these problems, particularly a method for forming a coated glass film that does not have a crank and has a small difference in etching speed between the surface layer and the deep layer.
上記の目的を達成するために1本発明に係る半導体装置
の製造方法、特に眉間絶縁膜の平坦化方法は1次のよう
に構成する。In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention, particularly a method for planarizing an insulating film between the eyebrows, is configured as follows.
第1の発明は、配線が形成された半導体集積回路基板上
に塗布ガラスを塗布して塗布ガラス膜を形成した後,プ
レヒートする工程と、塗布ガラス膜をエツチングして薄
くした後、アニールして塗布ガラス膜をキュアする工程
とを所定の回数繰り返して厚い塗布ガラス膜を形成する
ように構成する。The first invention includes a step of applying coated glass to a semiconductor integrated circuit board on which wiring is formed to form a coated glass film, and then preheating the coated glass film, and then annealing the coated glass film after etching it to be thin. The process of curing the coated glass film is repeated a predetermined number of times to form a thick coated glass film.
第2の発明は、配線が形成された半導体集積回路基板上
に塗布ガラスを塗布して塗布ガラス膜を形成した後,プ
レヒートする工程と、塗布ガラス膜をエツチングして薄
くした後、アニールして塗布ガラス膜をキュアする工程
を経た後、塗布ガラスの塗布、プレヒートおよびアニー
ルから成る一連の工程を1回または複数回繰り返して厚
い塗布ガラス膜を形成するように構成する。The second invention includes a step of applying coated glass onto a semiconductor integrated circuit board on which wiring is formed to form a coated glass film, and then preheating the coated glass film, and then annealing the coated glass film after etching it to be thin. After the process of curing the coated glass film, a series of processes consisting of coating the coated glass, preheating, and annealing is repeated one or more times to form a thick coated glass film.
従来例のように、厚いSOC膜を単層として1回の塗布
〜加熱工程で形成する場合にクランクが生じる理由を2
本発明者は以下のように推測する。Here are two reasons why cranks occur when forming a thick SOC film as a single layer in a single application and heating process, as in the conventional example.
The present inventor conjectures as follows.
すなわち、SOC膜を塗布形成した後の固化工程では、
従来例えばランプアニールが一般的であった。しかしこ
のランプアニールを用いた場合には、SOC膜が厚いと
熱が内面と表面付近とで均一に伝わりに<<、SOC膜
の内側よりも表面付近の方が固くなりやすい。ところで
、SOC膜が固化する過程は以下のようである。SOC
溶液は。That is, in the solidification process after coating and forming the SOC film,
Conventionally, for example, lamp annealing has been common. However, when this lamp annealing is used, if the SOC film is thick, the heat is uniformly transmitted between the inner surface and the vicinity of the surface. By the way, the process of solidifying the SOC film is as follows. S.O.C.
The solution is.
ガラスを成す主成分であるシラノールが比較的多量の溶
剤に混入されているものであるが、加熱によって先ず溶
剤が気化する。次いで、シラノール分子相互は一方の水
酸基と他方の水素との間で脱水反応が進行し、互いが結
合する。そして、この脱水反応によってSOC膜は凝縮
する。ところが。Silanol, which is the main component of glass, is mixed into a relatively large amount of solvent, and the solvent first vaporizes when heated. Next, the silanol molecules undergo a dehydration reaction between the hydroxyl group on one side and the hydrogen on the other side, and are bonded to each other. This dehydration reaction causes the SOC film to condense. However.
熱がまだ充分に伝わっていない内側では、SOC膜の凝
縮がない。このために、SOC膜内の比較的内側の層と
表面付近の層との間に歪が発生し。There is no condensation of the SOC film on the inside where heat has not yet sufficiently transferred. For this reason, strain occurs between the relatively inner layer in the SOC film and the layer near the surface.
クラックに至るものと考えられる。This is thought to lead to cracks.
あるいは、クランクが発生するメカニズムは。Or what is the mechanism by which cranking occurs?
以下のように考えることもできる。You can also think of it as follows.
すなわち1本発明者の観察によれば、SOC膜は、塗布
形成する際に表面が平坦であっても、加熱して固化する
と、この表面が放物面状に窪むことか明らかになってい
る。つまり、SOC膜表面の表面積は、固化と共に窪ん
だ分だけ増加することになる。先にも述べたように、S
OC膜は固化すると凝縮する。それにも拘わらず1表面
積が増加するので、SOC膜表面付近で、歪が生じるの
ではないかという考え方もできる。In other words, according to the observations of the present inventor, it has become clear that even if the surface of the SOC film is flat when it is coated, when it is heated and solidified, this surface becomes depressed in a parabolic shape. There is. In other words, the surface area of the SOC film increases by the amount of the depression as it solidifies. As mentioned earlier, S
When the OC film solidifies, it condenses. Nevertheless, since the surface area increases, it can be considered that strain may occur near the surface of the SOC film.
また、SOC膜は先ず表面から固化が始まるので、SO
C膜の比較的内側が固まり始める時には。In addition, since the SOC film first begins to solidify from the surface, the SO
When the relatively inner part of the C membrane begins to harden.
SOC膜の表面は固化している。しかし、SOC膜の内
側が固まる時にも、やはりシラノール相互の脱水反応に
より水分ができ、この水分が既に固くなったSOC膜の
表面を押し切って外部に飛散しようとして歪を生し、ク
ランクに至るのではないかとも考えられる。The surface of the SOC film is solidified. However, even when the inside of the SOC film hardens, moisture is still formed due to the dehydration reaction between the silanols, and this moisture tries to push through the already hardened surface of the SOC film and scatter to the outside, causing distortion and causing a crank. It is possible that this is the case.
本発明者は、塗布ガラス(SOC)の凹凸面へのスピン
コードの実験を進めるうちに、以下の知見を得た。The inventors of the present invention obtained the following knowledge while conducting experiments using a spin cord on the uneven surface of coated glass (SOC).
第4図は、横軸に1回の塗布〜加熱工程で形成される薄
膜の厚さをとり、縦軸に積層して形成される層の厚さを
とり1両者の関係を示した図である0図中、Oは顕微鏡
確認の結果クランクが生じていないと判別されたもので
あり、×はクラックが生じたものと判別されたものであ
る。Figure 4 is a diagram showing the relationship between the two, with the horizontal axis representing the thickness of the thin film formed from one coating to heating process, and the vertical axis representing the thickness of the layer formed by stacking. In a certain figure 0, O indicates that no crank was determined to have occurred as a result of microscopic confirmation, and × indicates that cracks were determined to have occurred.
第4図から、SOCの薄膜を積層することにより、クラ
ックの無い膜厚の厚いSOC膜を形成することが可能と
なることがわかる。It can be seen from FIG. 4 that by laminating thin SOC films, it is possible to form a thick SOC film without cracks.
本発明は9以上の知見に基づいてなされたものであり、
薄く固化したSOC膜の単層を順次積み重ねてゆくこと
により、積算膜厚が厚いSOGgであっても、クラック
が生じることなく、形成できるようにしたものである。The present invention was made based on nine or more findings,
By sequentially stacking thin single layers of solidified SOC films, even SOGg having a large cumulative film thickness can be formed without cracking.
(第1の実施例、第1図参照)
■ 表面に配線が形成された半導体集積回路基板ウェー
ハをスピンコータ上に載置する。(Refer to the first embodiment, FIG. 1) (1) A semiconductor integrated circuit substrate wafer with wiring formed on its surface is placed on a spin coater.
■ スピンコータを1000〜5000rpmの回転数
で回転させながら、集積回路基板ウェーハ上に無機SO
Gを塗布する。(第1図(a))■ ホントプレート上
で、集積回路基板ウェーハを250°C,2分間、プレ
ヒートする。(第1図ら))
この段階でのSOC膜の膜厚は約300人である。■ While rotating the spin coater at a rotation speed of 1000 to 5000 rpm, inorganic SO is applied onto the integrated circuit substrate wafer.
Apply G. (FIG. 1(a)) ■ Preheat the integrated circuit substrate wafer at 250° C. for 2 minutes on a real plate. (Figure 1 et al.)) The thickness of the SOC film at this stage is about 300 layers.
■ フッ酸(例えば、 H,O: HF=99.5 :
0゜5)を用いて、SOC膜を約30秒間エツチング
して、膜厚を約100人にする。(第1図(C))■
ランプを用い、700〜900°Cで約1分間アニール
して、socMをキュアする。(第1図(d))
以上の各工程を経て形成されたSOG膜は、クランクが
無く、また表層部と深層部とでエツチング速度の差が認
められなかった。■ Hydrofluoric acid (for example, H, O: HF=99.5:
0°5) for about 30 seconds to a film thickness of about 100 mm. (Figure 1 (C)) ■
The socM is cured by annealing at 700-900°C for about 1 minute using a lamp. (FIG. 1(d)) The SOG film formed through the above steps had no crank, and no difference in etching rate was observed between the surface layer and the deep layer.
(第2の実施例、第1図および第2図参照)■ 表面に
配線が形成された半導体集積回路基板ウェーハをスピン
コータ上に@tする。(Refer to the second embodiment, FIGS. 1 and 2) ① A semiconductor integrated circuit substrate wafer with wiring formed on its surface is placed on a spin coater.
■ スピンコータを1000〜5000rpmの回転数
で回転させながら、集積回路基板ウェーハ上に無機SO
Gを塗布する。(第1図(a)と同様)
■ ホットプレート上で、集積回路基板ウェーハを25
0”C,2分間、プレヒートする。(第1図℃〕と同様
)
この段階でのSOG膜の膜厚は約300人である。■ While rotating the spin coater at a rotation speed of 1000 to 5000 rpm, inorganic SO is applied onto the integrated circuit substrate wafer.
Apply G. (Same as Figure 1(a)) ■ Place the integrated circuit board wafer on the hot plate for 25 minutes.
Preheat at 0''C for 2 minutes (same as in Figure 1 ℃) The thickness of the SOG film at this stage is about 300mm.
■ フッ#1(例えば、 H,o : HF=99.5
: 0゜5)を用いて、SOC膜を約30秒間エツチ
ングして、膜厚を約100人にする。(第1図(C)と
同様)
■ ランプを用い、700〜900°Cで約1分間アニ
ールして、SOC膜をキュアする。(第1図(ロ)と同
1)
■ ■〜■の工程を5回繰り返して積層構造の厚さ50
0人の厚いSOG膜を形成する。(第2図)
この厚い5ocaは、クラックが無く、また表層部と深
層部とでエツチング速度の差が認められなかった。■ Fu #1 (for example, H, o: HF=99.5
:0°5) to etch the SOC film for about 30 seconds to a film thickness of about 100 mm. (Similar to FIG. 1(C)) (2) Cure the SOC film by annealing at 700 to 900° C. for about 1 minute using a lamp. (Same as Figure 1 (b)) ■ Repeat steps 5 to 5 to obtain a layered structure with a thickness of 50 mm.
A thick SOG film with a thickness of 0 is formed. (Figure 2) This thick 5oca had no cracks, and no difference in etching rate was observed between the surface layer and the deep layer.
(第3の実施例)
■ 表面に配線が形成された半導体集積回路基板ウェー
ハをスピンコータ上に載置する。(Third Example) (1) A semiconductor integrated circuit substrate wafer with wiring formed on its surface is placed on a spin coater.
■ スピンコータを1000〜5000rpmの回転数
で回転させながら、集積回路基板ウェーハ上に無m5o
cを塗布する。(第1図(a)と同様)
■ ホットプレート上で、集積回路基板ウェーハを25
0”C,2分間、プレヒートする。(第1図(ト))と
同様)
この段階でのSOG膜の膜厚は約300人である。■ While rotating the spin coater at a rotation speed of 1,000 to 5,000 rpm, coat the integrated circuit substrate wafer with m5O.
Apply c. (Same as Figure 1(a)) ■ Place the integrated circuit board wafer on the hot plate for 25 minutes.
Preheat at 0''C for 2 minutes (same as in FIG. 1(G)) The thickness of the SOG film at this stage is approximately 300 mm.
■ 77酸(例えば、 +1.0 : HF=99.5
: 0゜5)を用いて、SOG膜を約30秒間エツチ
ングして、膜厚を約100人にする。(第1図(C)と
同様)
■ ランプを用い、700〜900°Cで約1分間アニ
ールして、SOC膜をキュアする。(第1図(cl)と
同様)
■ スピンコータを1000〜5000rpmの回転数
で回転させながら、集積回路基板ウェーハ上に無5ts
ocを塗布する。■ 77 acid (e.g. +1.0: HF=99.5
:0°5) to etch the SOG film for about 30 seconds to a film thickness of about 100 mm. (Similar to FIG. 1(C)) (2) Cure the SOC film by annealing at 700 to 900° C. for about 1 minute using a lamp. (Same as Fig. 1 (cl)) ■ While rotating the spin coater at a rotation speed of 1000 to 5000 rpm, coat the integrated circuit substrate wafer with 5ts.
Apply oc.
■ ホットプレート上で、集積回路基板ウェーハを25
0°C,2分間、プレヒートする。■ Place 25 integrated circuit board wafers on a hot plate.
Preheat at 0°C for 2 minutes.
■ ランプを用い、700〜900 ”Cで約1分間ア
ニールして、SOC膜をキュアする。(2) Cure the SOC film by annealing at 700-900''C for about 1 minute using a lamp.
■ ■〜■の工程を5回繰り返して積層構造の厚さ50
0人の厚いSOG膜を形成する。(第3図)
この厚いSOC膜は、クラックが無く、また表層部と深
層部とでエツチング速度の差が認められなかった。■ Repeat the steps from ■ to ■ 5 times until the thickness of the laminated structure is 50 mm.
A thick SOG film with a thickness of 0 is formed. (FIG. 3) This thick SOC film had no cracks, and no difference in etching rate was observed between the surface layer and the deep layer.
本発明によれば、クランクが無く3表層部および深層部
におけるエツチング速度差の小さい塗布ガラス膜を形成
することが可能になる。したがって、平坦性の優れた眉
間絶縁膜を形成することができる。According to the present invention, it is possible to form a coated glass film without a crank and with a small difference in etching rate between the three surface layers and the deep layer. Therefore, a glabellar insulating film with excellent flatness can be formed.
第1図は第1の実施例を示す図 第2図は第2の実施例を示す図 第3図は第3の実施例を示す図 第4図は1回の塗布膜厚と積算膜厚との関係を示す図 である。 FIG. 1 is a diagram showing the first embodiment. Figure 2 is a diagram showing the second embodiment. FIG. 3 is a diagram showing the third embodiment. Figure 4 is a diagram showing the relationship between the thickness of one coated film and the cumulative film thickness. It is.
Claims (2)
ラスを塗布して塗布ガラス膜を形成した後,プレヒート
する工程と, 塗布ガラス膜をエッチングして薄くした後,アニールし
て塗布ガラス膜をキュアする工程 とを所定の回数繰り返して厚い塗布ガラス膜を形成する ことを特徴とする半導体装置の製造方法。(1) A process of applying coated glass onto a semiconductor integrated circuit board on which wiring has been formed to form a coated glass film, and then preheating the coated glass film, and then etching the coated glass film to make it thinner and then annealing it to form the coated glass film. 1. A method of manufacturing a semiconductor device, comprising: repeating a step of curing a predetermined number of times to form a thick coated glass film.
ラスを塗布して塗布ガラス膜を形成した後,プレヒート
する工程と, 塗布ガラス膜をエッチングして薄くした後,アニールし
て塗布ガラス膜をキュアする工程 を経た後, 塗布ガラスの塗布,プレヒートおよびアニールから成る
一連の工程を1回または複数回繰り返して厚い塗布ガラ
ス膜を形成する ことを特徴とする半導体装置の製造方法。(2) A process of applying coated glass on a semiconductor integrated circuit board on which wiring has been formed to form a coated glass film, and then preheating the coated glass film, and etching the coated glass film to make it thinner, and then annealing and forming the coated glass film. 1. A method for manufacturing a semiconductor device, characterized in that after a step of curing the coated glass, a series of steps consisting of coating the coated glass, preheating, and annealing is repeated one or more times to form a thick coated glass film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5604490A JPH03257850A (en) | 1990-03-07 | 1990-03-07 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5604490A JPH03257850A (en) | 1990-03-07 | 1990-03-07 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03257850A true JPH03257850A (en) | 1991-11-18 |
Family
ID=13016090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5604490A Pending JPH03257850A (en) | 1990-03-07 | 1990-03-07 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03257850A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007173765A (en) * | 2005-11-24 | 2007-07-05 | Tokyo Electron Ltd | Substrate processing method, and apparatus therefor |
JP2015126020A (en) * | 2013-12-25 | 2015-07-06 | 東京エレクトロン株式会社 | Method for forming insulation region |
-
1990
- 1990-03-07 JP JP5604490A patent/JPH03257850A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007173765A (en) * | 2005-11-24 | 2007-07-05 | Tokyo Electron Ltd | Substrate processing method, and apparatus therefor |
JP2015126020A (en) * | 2013-12-25 | 2015-07-06 | 東京エレクトロン株式会社 | Method for forming insulation region |
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