JPH03250770A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、電界効果トランジ
スタ（ＦＥＴ）に通用して好適なものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a semiconductor device, and is particularly suitable for field effect transistors (FETs).
本発明は、半導体装置において、ソース領域とドレイン
領域とを結ぶ直線を軸とする柱状体によりチャネル領域
が形成され、柱状体の外周に複数のゲート電極が柱状体
の周方向に形成されている。The present invention provides a semiconductor device in which a channel region is formed by a columnar body whose axis is a straight line connecting a source region and a drain region, and a plurality of gate electrodes are formed on the outer periphery of the columnar body in the circumferential direction of the columnar body. .
これによって、論理素子などをＦＥＴにより形成する場
合の使用面積を低減することができる。This makes it possible to reduce the area used when forming logic elements and the like using FETs.
また、本発明は、半導体装置において、ソース領域とド
レイン領域とを結ぶ直線を軸とする柱状体によりチャネ
ル領域が形成され、柱状体の外周に柱状体の周方向全体
にわたってゲート電極が形成されている。これによって
、多結晶Ｓｉ膜などによりＦＥＴのチャネル領域を形成
した場合においても、ＦＥＴのオン／オフ電流比を大き
くすることができる。The present invention also provides a semiconductor device in which a channel region is formed by a columnar body whose axis is a straight line connecting a source region and a drain region, and a gate electrode is formed on the outer periphery of the columnar body over the entire circumferential direction of the columnar body. There is. As a result, even when the channel region of the FET is formed of a polycrystalline Si film or the like, the on/off current ratio of the FET can be increased.
〔従来の技術］
ＭＯＳＦＥＴやＭＥＳＦＥＴにより構成される半導体集
積回路においては、半導体基板上に形成された平面型の
ＦＥＴにより論理素子などの回路を構成するのが通常で
ある。そして、この平面型のＦＥＴにおいては、チャネ
ル領域を形成する半導体の上面または下面にのみチャネ
ルが形成される。このため、複数のＦＥＴにより論理素
子などを構成する場合には、半導体基板の使用面積が必
然的に大きくなってしまう。一方、ＭＯＳＦＥＴやＭＥ
ＳＦＥＴのドレイン電流を大きくするためには、そのチ
ャネル幅を大きくするのが最も簡単であるが、このよう
にチャネル幅を大きくした場合にもやはり半導体基板の
使用面積が大きくなってしまう。[Prior Art] In a semiconductor integrated circuit configured with MOSFETs and MESFETs, circuits such as logic elements are usually configured with planar FETs formed on a semiconductor substrate. In this planar FET, a channel is formed only on the upper or lower surface of the semiconductor forming the channel region. Therefore, when a logic element or the like is constructed using a plurality of FETs, the area of the semiconductor substrate used inevitably becomes large. On the other hand, MOSFET and ME
The easiest way to increase the drain current of an SFET is to increase its channel width, but even when the channel width is increased in this way, the area of the semiconductor substrate used also increases.
なお、ＭＯＳ Ｆ ＥＴを三次元構造化した例として、
第１５図に示すようなＳ ＯＩ （ｓｉｌｉｃｏｎ ｏ
ｎ １ｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥＴ （ＸＭ
Ｏ３ＦＥＴと呼ばれる）が知られている（例えば、１９
８５年秋 応用物理学会講演予稿集ｐ、４０５）。第１
５図において、符号１０１はシリコン（Ｓｉ）基板、１
０２はＳｉＯ□膜、１０３は下部ゲート電極を示す。In addition, as an example of a three-dimensional structure of MOS FET,
S OI (silicon o
n 1nsulator) structure MOSFET (XM
O3FET) are known (for example, 19
Autumn 1985, Proceedings of the Japan Society of Applied Physics, p. 405). 1st
5, reference numeral 101 denotes a silicon (Si) substrate, 1
02 is a SiO□ film, and 103 is a lower gate electrode.
この下部ゲート電極１０３は、５ｉＯｚ膜１０２に形成
された開口１０２ａの部分のＳｉ基板１０１を種として
Ｓｉ膜を再結晶させることにより成長された単結晶Ｓｉ
膜により形成される。また、この下部ゲート電極１０３
上には、ゲート５ｉＯｚ膜１０４を介してｎ型の多結晶
Ｓｔ膜１０５が形成されている。このｐ型子結晶Ｓｉ膜
１０５の両端部には、ｎ゛型のソース領域１０６及びド
レイン領域１０７が形成されている。また、このＰ型多
結晶Ｓｉ膜１０５上には、ゲート５ｉＯｚ膜１０８を介
して上部ゲート電極１０９が形成されている。符号１１
０は眉間絶縁膜を示す。This lower gate electrode 103 is made of single crystal Si grown by recrystallizing the Si film using the Si substrate 101 as a seed in the opening 102a formed in the 5iOz film 102.
Formed by a membrane. Moreover, this lower gate electrode 103
An n-type polycrystalline St film 105 is formed thereon via a gate 5iOz film 104. At both ends of this p-type child crystal Si film 105, an n'-type source region 106 and a drain region 107 are formed. Further, on this P-type polycrystalline Si film 105, an upper gate electrode 109 is formed with a gate 5iOz film 108 interposed therebetween. code 11
0 indicates the glabella insulating film.
しかし、この第１５図に示すＸＭＯ３ＦＥＴは、チャネ
ル領域を形成するｐ型子結晶Ｓｉ膜１０５の上下に上部
ゲート電極１０９及び下部ゲート電極１０３を形成する
ことによって、周囲の電界がこのＸＭＯ３ＦＥＴに及ぼ
す影響を防止するシールド効果を得るとともに、このＸ
ＭＯ３ＦＥＴにおけるショートチャネル効果の抑制を図
ることを目的としたものに過ぎない。However, in the XMO3FET shown in FIG. 15, by forming an upper gate electrode 109 and a lower gate electrode 103 above and below a p-type child crystalline Si film 105 forming a channel region, the effect of the surrounding electric field on this XMO3FET is In addition to obtaining a shielding effect to prevent
The purpose is merely to suppress the short channel effect in MO3FET.
一方、完全ＣＭＯ３型のメモリセルの負荷トランジスタ
としてｐチャネルの薄膜トランジスタ（ＴＰＴ）を用い
たＭＯＳスタティックＲＡＭにおいては、メモリセルの
面積の増加を防止するために、メモリセルのドライバト
ランジスタを構成するｎチャネルＭＯ３ＦＥＴ上に上述
のｐチャネルＴＰＴを積層する場合が多い。その例を第
１６図に示す。第１６図において、符号１１１はｎ型ま
たはｎ型のＳｉ基板中に形成されたＰウェル、１１２は
ゲート５ｉｎ２膜、１１３は多結晶Ｓｉ膜により形成さ
れたゲート電極を示す。符号１１４，１１５はそれぞれ
ｎ゛型のソース領域及びドレイン領域を示す。また、符
号１１６はゲート５ｉＯｚ膜、１１７は多結晶Ｓｉ膜を
示す。さらに、符号１１８゜１１９はこの多結晶Ｓｉ膜
１１７中に形成された例えばＰ°型のソース領域及びド
レイン領域を示す。On the other hand, in a MOS static RAM that uses a p-channel thin film transistor (TPT) as a load transistor of a fully CMO3 type memory cell, in order to prevent an increase in the area of the memory cell, an n-channel In many cases, the above-mentioned p-channel TPT is stacked on the MO3FET. An example is shown in FIG. In FIG. 16, reference numeral 111 indicates an n-type or P-well formed in an n-type Si substrate, 112 indicates a gate 5in2 film, and 113 indicates a gate electrode formed from a polycrystalline Si film. Reference numerals 114 and 115 indicate n-type source and drain regions, respectively. Further, reference numeral 116 indicates a gate 5iOz film, and reference numeral 117 indicates a polycrystalline Si film. Furthermore, reference numerals 118 and 119 indicate, for example, P° type source and drain regions formed in this polycrystalline Si film 117.
符号１２０は例えばリンシリケートガラス（ＰＳＧ）膜
のような層間絶縁膜を示す。Reference numeral 120 indicates an interlayer insulating film such as a phosphosilicate glass (PSG) film.
この第１６図に示すＭＯＳスタティックＲＡＭにおいて
は、ゲート電極１１３、ｎ゛型のソース領域１１４及び
ドレイン領域１１５によりメモリセルのドライバトラン
ジスタとしてのｎチャネルＭＯ３ＦＥＴが形成され、ゲ
ート電極１１３、ｐ゛型のソース領域１１８及びドレイ
ン領域１１９によりメモリセルの負荷トランジスタとし
てのＰチャネルＴＰＴが形成されている。そして、この
場合には、このｎチャネルＭＯ３ＦＥＴ上にゲート電極
１１３を共通としてｐチャネルＴＰＴが積層された構造
となっている。In the MOS static RAM shown in FIG. 16, the gate electrode 113, the n-type source region 114, and the drain region 115 form an n-channel MO3FET as a driver transistor of the memory cell, and the gate electrode 113 and the p-type A source region 118 and a drain region 119 form a P-channel TPT as a load transistor of the memory cell. In this case, the p-channel TPT is stacked on the n-channel MO3FET with the gate electrode 113 in common.
（発明が解決しようとする課題］
上述のように、従来は、論理素子などを構成したり、Ｆ
ＥＴのドレイン電流を大きくしたりする場合には、半導
体基板の使用面積の増加という犠牲を払わなければなら
なかった。(Problem to be solved by the invention) As mentioned above, in the past, it has been difficult to configure logic elements, etc.
In order to increase the drain current of the ET, it has been necessary to make the sacrifice of increasing the area of the semiconductor substrate used.
一方、ＭＯＳスタティックＲＡ、 Ｍのメモリセルの負
荷トランジスタは、低消費電流でかつ安定したデータ保
持能力を得るために、この負荷トランジスタのオフ時の
ドレイン電流に対するオン時のドレイン電流の比（以下
、オン／オフ電流比という）が大きい必要がある。とこ
ろが、上述の第１６図に示す従来のＭＯＳスタティック
ＲＡＭにおいてメモリセルの負荷トランジスタとして用
いられているｐチャネルＴＰＴは、チャネル領域が多結
晶Ｓｉ膜１１７により形成されていることがら、この多
結晶Ｓｉ膜１１７中の結晶粒界を介したキャリアによる
電気伝導などにより、ＴＰＴのオフ時にソース領域１１
８及びドレイン領域１１９間に流れるリーク電流が、単
結晶Ｓｉによりチャネル領域が形成されたＭＯＳＦＥＴ
に比べて大きくなるという欠点がある。このため、この
ｐチャネルＴＰＴでは、大きなオン／オフ電流比を得る
ことが困難であった。On the other hand, in order to obtain low current consumption and stable data retention ability, the load transistor of the memory cell of the MOS static RA, M has a ratio of the drain current when the load transistor is on to the drain current when the load transistor is off (hereinafter referred to as The on/off current ratio) must be large. However, in the p-channel TPT used as a load transistor of a memory cell in the conventional MOS static RAM shown in FIG. Due to electrical conduction by carriers through grain boundaries in the film 117, the source region 11
8 and the drain region 119 of the MOSFET whose channel region is formed of single-crystal Si.
The disadvantage is that it is larger than . For this reason, it has been difficult to obtain a large on/off current ratio with this p-channel TPT.
従って本発明の目的は、論理素子などをＦＥＴにより形
成する場合の使用面積を低減することができる半導体装
置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device that can reduce the area used when logic elements and the like are formed using FETs.
本発明の他の目的は、多結晶Ｓｉ膜などによりＦＥＴの
チャネル領域を形成した場合においても、ＦＥＴのオン
／オフ電流比を大きくすることができる半導体装置を提
供することにある。Another object of the present invention is to provide a semiconductor device that can increase the on/off current ratio of the FET even when the channel region of the FET is formed of a polycrystalline Si film or the like.
上記目的を達成するために、本発明は、半導体装置にお
いて、ソース領域（６）とドレイン領域（７）とを結ぶ
直線を軸とする柱状体（４）によりチャネル領域が形成
され、柱状体（４）の外周に複数のゲート電極（０１〜
Ｇ、）が柱状体（４）の周方向に形成されている。To achieve the above object, the present invention provides a semiconductor device in which a channel region is formed by a columnar body (4) whose axis is a straight line connecting a source region (6) and a drain region (7); 4) A plurality of gate electrodes (01-
G,) are formed in the circumferential direction of the columnar body (4).
また、本発明は、半導体装置において、ソース領域（６
）とドレイン領域（７）とを結ぶ直線を軸とする柱状体
（４）によりチャネル領域が形成され、柱状体（４）の
外周に柱状体（４）の周方向全体にわたってゲート電極
（Ｇ）が形成されている。Further, the present invention provides a source region (6) in a semiconductor device.
) and the drain region (7). A channel region is formed by the columnar body (4) whose axis is a straight line connecting the drain region (7), and a gate electrode (G) is formed on the outer periphery of the columnar body (4) over the entire circumferential direction of the columnar body (4) is formed.
ここで、柱状体（４）としては、例えば多角柱や円柱な
どを用いることができる。多角柱の例としては、例えば
直方体のような四角柱のほか、三角柱などが挙げられる
。Here, as the columnar body (4), for example, a polygonal column or a cylinder can be used. Examples of polygonal prisms include square prisms such as rectangular parallelepipeds, triangular prisms, and the like.
本発明の半導体装置によれば、ソース領域（６）とドレ
イン領域（７）とを結ぶ直線を軸とする柱状体（４）に
よりチャネル領域が形成され、柱状体（４）の外周に複
数のゲート電極（０１〜０４）が柱状体（４）の周方向
に形成されているので、これらの複数のゲート電極（Ｃ
＋〜Ｇ４）を独立に制御することにより、これらの複数
のゲート電極（Ｇ、〜Ｇ４）と対向する部分の柱状体（
４）の外周面に独立にチャネルを形成することができる
。このため、単一の柱状体（４）により、ゲート電極（
ａｔ〜Ｇａ ）の個数と同数のＦＥＴを形成することが
できる。そして、この単一の柱状体（４）に形成された
複数のＦＥＴを用いて論理素子などを構成することによ
り、従来に比べて使用面積を低減することができる。According to the semiconductor device of the present invention, the channel region is formed by the columnar body (4) whose axis is a straight line connecting the source region (6) and the drain region (7), and the columnar body (4) has a plurality of Since the gate electrodes (01 to 04) are formed in the circumferential direction of the columnar body (4), these multiple gate electrodes (C
By independently controlling the columnar bodies (+~G4), the columnar bodies (
Channels can be formed independently on the outer peripheral surface of 4). Therefore, the gate electrode (
It is possible to form the same number of FETs as the number of FETs (at to Ga). By configuring a logic element or the like using a plurality of FETs formed on this single columnar body (4), the area used can be reduced compared to the conventional method.
また、本発明の半導体装置によれば、ソース領域（６）
とドレイン領域（７）とを結ぶ直線を軸とする柱状体（
４）によりチャネル領域が形成され、柱状体（４）の外
周に柱状体（４）の周方向全体にわたってゲート電極（
Ｇ）が形成されているので、ゲート電極（Ｇ）を制御す
ることにより、このゲート電極（Ｇ）と対向する部分の
柱状体（４）の外周面全体にチャネルを形成することが
できる。従って、この場合のチャネル幅は柱状体（４）
の周長に等しくなり、柱状体（４）の径に比べて大きな
チャネル幅を得ることができる。このため、チャネル幅
が大きくなった分だけオン時のドレイン電流を大きくす
ることができるので、同一のリーク電流に対して、オン
／オフ電流比は大きくなる。これによって、多結晶Ｓｉ
膜などによりＦＥＴのチャネル領域を形成した場合にお
いても、ＦＥＴのオン／オフ電流比を大きくすることが
できる。しがも、この場合、使用面積の増加を抑えるこ
とができる。Further, according to the semiconductor device of the present invention, the source region (6)
A columnar body (
4), a channel region is formed, and a gate electrode (
By controlling the gate electrode (G), a channel can be formed on the entire outer peripheral surface of the columnar body (4) in the portion facing the gate electrode (G). Therefore, the channel width in this case is columnar (4)
It is possible to obtain a channel width larger than the diameter of the columnar body (4). Therefore, since the drain current during on-time can be increased by an amount corresponding to the increased channel width, the on/off current ratio becomes larger for the same leakage current. As a result, polycrystalline Si
Even when the channel region of the FET is formed of a film or the like, the on/off current ratio of the FET can be increased. However, in this case, an increase in the area used can be suppressed.
以下、本発明の実施例について図面を参照しながら説明
する。Embodiments of the present invention will be described below with reference to the drawings.
第１図及び第２図は本発明の第１実施例によるＭＯＳＦ
ＥＴを示す。ここで、第１図はこの第１実施例によるＭ
ＯＳＦＥＴのチャネル長方向と平行な断面、第２図はこ
の第１実施例によるＭＯＳＦＥＴのチャネル長方向と垂
直な断面を示す。また、第３図はこの第１実施例による
ＭＯＳＦＥＴの等価回路を示す。1 and 2 are MOSFETs according to a first embodiment of the present invention.
Indicates ET. Here, FIG. 1 shows M according to this first embodiment.
FIG. 2 shows a cross section parallel to the channel length direction of the OSFET, and FIG. 2 shows a cross section perpendicular to the channel length direction of the MOSFET according to the first embodiment. Further, FIG. 3 shows an equivalent circuit of the MOSFET according to the first embodiment.
第１図及び第２図に示すように、この第１実施例による
ＭＯＳＦＥＴにおいては、Ｓｉ基板１上に５ｉ０２膜２
が形成されている。このＳｊＯ□膜２には、長方形状の
第１のゲート電極Ｇ１が埋め込まれている。符号３はゲ
ートＳｉＯ□膜を示す。そして、このゲー）ＳｉＯｚ膜
３上に例えば直方体の形状を有する例えばｎ型の多結晶
Ｓｉ膜４が形成されている。ここで、このｎ型子結晶Ｓ
ｔ膜４のチャネル長方向と垂直な方向の幅及び厚さは、
後述の第１のゲート電極Ｃ０、第２のゲート電極Ｇ７、
第３のゲート電極Ｇ３及び第４のゲート電極Ｇ４により
印加される電界の作用でこのｎ型子結晶Ｓｉ膜４の内部
に形成される空間電荷領域の大きさよりも十分に大きく
なるように選ばれる。As shown in FIGS. 1 and 2, in the MOSFET according to the first embodiment, a 5i02 film 2 is formed on a Si substrate 1.
is formed. A rectangular first gate electrode G1 is embedded in this SjO□ film 2. Reference numeral 3 indicates a gate SiO□ film. On this SiOz film 3, an n-type polycrystalline Si film 4 having a rectangular parallelepiped shape, for example, is formed. Here, this n-type child crystal S
The width and thickness of the T film 4 in the direction perpendicular to the channel length direction are:
A first gate electrode C0, a second gate electrode G7, which will be described later.
The size of the space charge region is selected to be sufficiently larger than the size of the space charge region formed inside this n-type child crystalline Si film 4 by the action of the electric field applied by the third gate electrode G3 and the fourth gate electrode G4. .
ゲー）ＳｉＯ□膜３は、ｎ型多結晶５ｉｌｌＱ４の下面
ばかりでなく、このｎ型子結晶Ｓｉ膜４の両側面及び上
面にも形成されている。そして、ｎ型子結晶Ｓｉ膜４の
一方の側面にこのゲートＳｉＯ□膜３を介して第２のゲ
ート電極Ｇ２が形成され、ｎ型子結晶Ｓｉ膜４の上面に
このゲートＳｉＯ２膜３を介して第３のゲート電極Ｇ３
が形成され、ｎ型子結晶Ｓｉ膜４の他方の側面にこのゲ
ートＳｉＯ２膜３を介して第４のゲート電極Ｇ４が形成
されている。ここで、これらの第１のゲート電極ＧＩ、
第２のゲート電極Ｇ２、第３のゲート電極Ｇ３及び第４
のゲート電極Ｇ４は、例えばリン（Ｐ）のような不純物
がドープされた多結晶Ｓｉ膜、この不純物がドープされ
た多結晶Ｓｉ膜上に例えばタングステンシリサイド（Ｗ
Ｓｉｚ ）膜のような高融点金属シリサイド膜を重ねた
ポリサイド膜、高融点金属シリサイド膜、高融点金属膜
などにより形成される。なお、第２のゲート電極Ｇ２及
び第４のゲート電極Ｇ４の表面には５ｉＯｚ膜５が形成
されている。The SiO□ film 3 is formed not only on the lower surface of the n-type polycrystalline 5illQ4 but also on both sides and the upper surface of this n-type child crystal Si film 4. Then, a second gate electrode G2 is formed on one side surface of the n-type child crystal Si film 4 through this gate SiO□ film 3, and a second gate electrode G2 is formed on the upper surface of the n-type child crystal Si film 4 through this gate SiO third gate electrode G3
is formed, and a fourth gate electrode G4 is formed on the other side of the n-type child crystal Si film 4 via this gate SiO2 film 3. Here, these first gate electrodes GI,
The second gate electrode G2, the third gate electrode G3, and the fourth gate electrode G2.
The gate electrode G4 includes a polycrystalline Si film doped with an impurity such as phosphorus (P), and a polycrystalline Si film doped with phosphorus (P), for example, tungsten silicide (W).
It is formed of a polycide film, a high melting point metal silicide film, a high melting point metal film, etc., which is a layered layer of high melting point metal silicide films such as Siz) film. Note that a 5iOz film 5 is formed on the surfaces of the second gate electrode G2 and the fourth gate electrode G4.
さらに、ｎ型子結晶Ｓｉ膜４の両端部には、例えばｐ゛
型のソース領域６及びドレイン領域７が形成されている
。そして、第１のゲート電極Ｇ、、第２のゲート電極Ｇ
２、第３のゲート電極Ｇ、及び第４のゲート電極Ｇ４と
これらのソース領域６及びドレイン領域７とにより、Ｔ
ＰＴ構造のｐチャネルＭＯ３ＦＥＴが形成されている。Further, at both ends of the n-type child crystalline Si film 4, for example, a p-type source region 6 and a p-type drain region 7 are formed. and a first gate electrode G, a second gate electrode G
2, the third gate electrode G and the fourth gate electrode G4 and their source region 6 and drain region 7
A p-channel MO3FET with a PT structure is formed.
なお、通常、ソース領域６は接地され、ドレイン領域７
には電源電圧ＶＣＣが印加される。Note that normally, the source region 6 is grounded, and the drain region 7
Power supply voltage VCC is applied to.
符号８は例えばＰＳＧ膜のような層間絶縁膜を示す。ま
た、ＣＩ〜Ｃ６はコンタクトホールを示す。そして、コ
ンタクトホールＣ１を通じて第１のゲート電極Ｇ、に電
極９がコンタクトし、コンタクトホールＣ２を通じて第
２のゲート電極Ｇ２に電極１０がコンタクトし、コンタ
クトホールＣ３を通じて第３のゲート電極Ｇ、に電極１
１がコンタクトシ、コンタクトホールＣ４を通して第４
のゲート電極Ｇ４に電極１２がコンタクトしている。Reference numeral 8 indicates an interlayer insulating film such as a PSG film. Further, CI to C6 indicate contact holes. Then, the electrode 9 contacts the first gate electrode G through the contact hole C1, the electrode 10 contacts the second gate electrode G2 through the contact hole C2, and the electrode contacts the third gate electrode G through the contact hole C3. 1
1 is the contact hole, and the fourth one is connected through the contact hole C4.
The electrode 12 is in contact with the gate electrode G4.
また、コンタクトホールＣ２を通してソース領域６に電
極１３がコンタクトし、コンタクトホールＣ６を通して
ドレイン領域７に電極１４がコンタクトしている。これ
らの電極９〜１４は、例えばアルミニウム（ＡＩ）によ
り形成される。Further, an electrode 13 is in contact with the source region 6 through the contact hole C2, and an electrode 14 is in contact with the drain region 7 through the contact hole C6. These electrodes 9 to 14 are made of aluminum (AI), for example.
次に、上述のように構成されたこの第１実施例によるＭ
ＯＳＦＥＴの製造方法について説明する。Next, M according to this first embodiment configured as described above.
A method for manufacturing an OSFET will be explained.
ここでは、第１のゲート電極ＧＩ、第２のゲート電極Ｇ
２、第３のゲート電極Ｇ３及び第４のゲート電極Ｇ４を
多結晶Ｓｉ膜により形成する場合について説明する。Here, the first gate electrode GI, the second gate electrode G
2. A case where the third gate electrode G3 and the fourth gate electrode G4 are formed from a polycrystalline Si film will be described.
まず、Ｓｉ基板１とは別のＳｉ基板（図示せず）上にＣ
ＶＤ法により多結晶ｓｉｎ！Ｊを形成し、この多結晶Ｓ
ｉ膜に例えばＰのような不純物をドープして低抵抗化し
た後、この多結晶Ｓｉ膜をエツチングにより所定形状に
パターンニングして第１のゲート電極Ｇ１を形成する。First, C was placed on a Si substrate (not shown) different from the Si substrate 1.
Polycrystalline sin! by VD method This polycrystalline S
After doping the i film with an impurity such as P to lower its resistance, the polycrystalline Si film is patterned into a predetermined shape by etching to form the first gate electrode G1.
次に、ＣＶＤ法により全面に５ｉＯｚ膜２を形成する。Next, a 5iOz film 2 is formed over the entire surface by CVD.
なお、この５ｉＯｚ膜２は熱酸化法により形成すること
も可能である。次に、この５ｉＯｚ膜２が形成されたＳ
ｉ基板をこの５ｉＯｚ膜２がＳｉ基板１と接触するよう
に密着させた状態で例えば酸素雰囲気中において高温で
熱処理を行うことにより、このＳｉＯ□膜２が形成され
たＳｉ基板とＳｉ基板１とを張り合わせる。この後、最
初に５ｉＯｚ膜２を形成したＳｉ基板をこの５ｉｎ２膜
２が露出するまでその裏面側からランピングする。これ
によって、第４図及び第５図に示すように、Ｓｉ基板１
上に形成されたＳｉｎ、膜２に第１のゲート電極Ｇ、が
埋め込まれた構造が形成される。ここで、第４図及び第
５図はそれぞれ第１図及び第２図に対応する断面である
。次に、例えばＣＶＤ法により全面にゲート５ｉｏｚ膜
３を形成する。なお、このゲート５ｉｏｚ膜３は熱酸化
法により形成することも可能である。次に、ＣＶＤ法に
より全面に多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に
例えばＰをドープしてｎ型化した後、このｎ型多結晶Ｓ
ｔ膜をエツチングによりパターンニングして直方体状の
ｎ型子結晶Ｓｉ膜４を形成する。次に、例えば熱酸化法
によりこのｎ型子結晶Ｓｉ膜４の両側面及び上面にゲー
ト５ｉｃ）ｚ膜３を形成する。次に、ＣＶＤ法により全
面に多結晶Ｓｉ膜１５を形成した後、この多結晶Ｓｉ膜
１５に例えばＰのような不純物をドープして低抵抗化す
る。次に、例えば熱酸化法によりこの多結晶Ｓｉ膜１５
上に５ｉＯ７膜５を形成する。Note that this 5iOz film 2 can also be formed by a thermal oxidation method. Next, the S on which this 5iOz film 2 was formed
The Si substrate on which this SiO□ film 2 is formed and the Si substrate 1 are bonded together by heat treatment at a high temperature in an oxygen atmosphere, for example, while the i-substrate is brought into close contact with the Si substrate 1 so that the 5iOz film 2 is in contact with the Si substrate 1. Paste together. Thereafter, the Si substrate on which the 5iOz film 2 was first formed is ramped from the back side until the 5in2 film 2 is exposed. As a result, as shown in FIGS. 4 and 5, the Si substrate 1
A structure is formed in which the first gate electrode G is embedded in the Sin film 2 formed above. Here, FIGS. 4 and 5 are cross sections corresponding to FIGS. 1 and 2, respectively. Next, a gate 5ioz film 3 is formed on the entire surface by, for example, the CVD method. Note that this gate 5ioz film 3 can also be formed by a thermal oxidation method. Next, a polycrystalline Si film is formed on the entire surface by the CVD method, and this polycrystalline Si film is doped with, for example, P to make it n-type, and then this n-type polycrystalline S
The t film is patterned by etching to form a rectangular parallelepiped n-type child crystal Si film 4. Next, a gate 5ic)z film 3 is formed on both side surfaces and the top surface of this n-type child crystalline Si film 4 by, for example, thermal oxidation. Next, a polycrystalline Si film 15 is formed over the entire surface by CVD, and then an impurity such as P is doped into the polycrystalline Si film 15 to lower its resistance. Next, this polycrystalline Si film 15 is
A 5iO7 film 5 is formed thereon.
次に、このＳｉＯ□膜５上に第２のゲート電極Ｇ２及び
第４のゲート電極Ｇ４に対応した形状のレジストパター
ン（図示せず）を形成し、このレジストパターンをマス
クとしてまずこのＳｉＯ□膜５をエツチングした後、引
き続いてこの５ｉ０２膜５をマスクとして多結晶Ｓｉ膜
１５をエツチングする。Next, a resist pattern (not shown) having a shape corresponding to the second gate electrode G2 and the fourth gate electrode G4 is formed on this SiO□ film 5, and using this resist pattern as a mask, the SiO□ film is first After etching the 5i02 film 5, the polycrystalline Si film 15 is subsequently etched using the 5i02 film 5 as a mask.
これによって、第６図及び第７図に示すように、第２の
ゲート電極Ｇ２及び第４のゲート電極Ｇ４が形成される
。次に、ｎ型子結晶Ｓｉ膜４の上面に形成されたゲート
Ｓｉ０ｇ膜３をエツチング除去してこのｎ型子結晶Ｓｉ
膜４の上面を露出させる。次に、レジストパターンを除
去した後、この露出したｎ型多結晶Ｓｉ４の上面に例え
ば熱酸化法により再びデー１−５ｉＯ□膜３を形成する
。As a result, the second gate electrode G2 and the fourth gate electrode G4 are formed, as shown in FIGS. 6 and 7. Next, the gate Si0g film 3 formed on the upper surface of the n-type child crystal Si film 4 is removed by etching, and the n-type child crystal Si film 4 is etched away.
The top surface of membrane 4 is exposed. Next, after removing the resist pattern, a 1-5iO□ film 3 is again formed on the exposed upper surface of the n-type polycrystalline Si4 by, for example, thermal oxidation.
次に、ＣＶＤ法により全面に多結晶Ｓｉ膜（図示せず）
を形成し、この多結晶Ｓｉ膜に例えばＰのような不純物
をドープして低抵抗化した後、この多結晶Ｓｉ膜上に第
３のゲート電極Ｇ３に対応した形状のレジストパターン
（図示せず）をリソグラフィーにより形成する。次に、
このレジストパターンをマスクとしてこの多結晶Ｓｉ膜
をエツチングする。これによって、第１図及び第２図に
示すように、第３のゲート電極Ｇ、が形成される。この
後、例えばこの第３のゲート電極Ｇ３をマスクとしてｎ
型多結晶Ｓｉ膜４中に例えばホウ素（Ｂ）のようなＰ型
不純物をイオン注入することにより、このｎ型多結晶Ｓ
ｔ膜４の両端部に例えばｐ゛型のソース領域６及びドレ
イン領域７を形成する。次に、ＣＶＤ法により全面に層
間絶縁膜８を形成した後、この層間絶縁膜８及びゲート
５ｉｏｚ膜３の所定部分をエツチング除去してコンタク
トホールＣ２〜Ｃ６を形成する。次に、例えばスパッタ
法により全面に例えばＡＩ膜を形成し、このＡＩ膜をエ
ツチングにより所定形状にパターンニングして電極９〜
１４を形成し、目的とするＭＯＳＦＥＴを完成させる。Next, a polycrystalline Si film (not shown) is applied to the entire surface using the CVD method.
After doping this polycrystalline Si film with an impurity such as P to lower its resistance, a resist pattern (not shown) having a shape corresponding to the third gate electrode G3 is formed on this polycrystalline Si film. ) is formed by lithography. next,
This polycrystalline Si film is etched using this resist pattern as a mask. As a result, the third gate electrode G is formed as shown in FIGS. 1 and 2. After that, for example, using this third gate electrode G3 as a mask, n
By ion-implanting P-type impurities such as boron (B) into the polycrystalline Si film 4, this n-type polycrystalline S
For example, a p-type source region 6 and drain region 7 are formed at both ends of the t-film 4. Next, after forming an interlayer insulating film 8 over the entire surface by CVD, predetermined portions of the interlayer insulating film 8 and the gate 5ioz film 3 are removed by etching to form contact holes C2 to C6. Next, for example, an AI film is formed on the entire surface by sputtering, and this AI film is patterned into a predetermined shape by etching to form the electrodes 9 to 9.
14 to complete the desired MOSFET.
以上のように、この第１実施例によれば、直方体の形状
を有するｎ型子結晶Ｓｉ膜４のチャネル長方向に平行な
外周面に第１のゲート電極Ｇ１、第２のゲート電極Ｇ２
、第３のゲート電極Ｇ３及び第４のゲート電極Ｇ４が形
成されているので、これらの第１のゲート電極Ｇ１、第
２のゲート電極Ｇ２、第３のゲート電極Ｇ３及び第４の
ゲート電極Ｇ４を独立に制御することにより、これらの
第１のデー１−電極Ｇ１、第２のゲート電極Ｇ２、第３
のゲート電極Ｇ３及び第４のゲート電極Ｇ４と対向する
部分のｎ型子結晶Ｓｉ膜４の外周面にチャネルを独立に
形成することができる。これによって、単一のｎ型子結
晶Ｓｉ膜４により四つのｐチャネルＭＯ３ＦＥＴを形成
することができるので、その分だけｐチャネルＭＯ３Ｆ
ＥＴの高集積密度化を図ることができる。As described above, according to the first embodiment, the first gate electrode G1 and the second gate electrode G2 are formed on the outer peripheral surface parallel to the channel length direction of the n-type child crystal Si film 4 having the shape of a rectangular parallelepiped.
, a third gate electrode G3, and a fourth gate electrode G4 are formed, so that these first gate electrode G1, second gate electrode G2, third gate electrode G3, and fourth gate electrode G4 are formed. By independently controlling the first gate electrode G1, the second gate electrode G2, and the third gate electrode G1,
A channel can be formed independently on the outer circumferential surface of the n-type child crystal Si film 4 in the portion facing the gate electrode G3 and the fourth gate electrode G4. As a result, four p-channel MO3FETs can be formed from a single n-type child crystal Si film 4, so the p-channel MO3FET can be
It is possible to achieve high integration density of ET.
上述のように第１のゲート電極Ｇｌ、第２のゲ−計電極
Ｇ２、第３のゲート電極Ｇ、及び第４のゲート電極Ｇ４
を独立に制御することにより、これらの第１のゲート電
極Ｇ１、第２のゲート電極Ｇ２、第３のゲート電極Ｇ３
及び第４のゲート電極Ｇ４のうちオンしているものの数
に応じて、第８図に示すようにドレイン電流１ｄｉを段
階的に変化させることができるので、この第１実施例に
よるＭＯＳ Ｆ ＥＴは、そのままで電流型の多値素子
として用いることができる。As described above, the first gate electrode Gl, the second gate electrode G2, the third gate electrode G, and the fourth gate electrode G4
By independently controlling these first gate electrode G1, second gate electrode G2, and third gate electrode G3.
The drain current 1di can be changed stepwise as shown in FIG. 8 according to the number of turned-on fourth gate electrodes G4. , it can be used as a current-type multi-value element as it is.
第９図に示すように、電流型の多値素子としてのこの第
１実施例による並列多重ゲート電極構造のＭＯＳＦＥＴ
と通常のｎチャネルＭＯ３ＦＥＴＱ、〜Ｑ４とを組み合
わせることにより、４人力ＮＡＮＤ素子を形成すること
ができる。第９図中、破線で囲んだ部分がこの第１実施
例によるＭＯＳＦＥＴに相当する。なお、ＩＮＩ〜ＩＮ
４はこの４人力ＮＡＮＤ素子の入力、ＯＵＴはこの４人
力ＮＡＮＤ素子の出力を示す。As shown in FIG. 9, a MOSFET with a parallel multiple gate electrode structure according to the first embodiment is used as a current type multi-value element.
A four-man power NAND element can be formed by combining this with normal n-channel MO3FETs Q, ~Q4. In FIG. 9, the portion surrounded by a broken line corresponds to the MOSFET according to the first embodiment. In addition, INI~IN
4 indicates the input of this 4-person NAND element, and OUT indicates the output of this 4-person NAND element.
この第９図に示す４人力ＮＡＮＤ素子によれば、次のよ
うな利点がある。すなわち、通常のＰチャネルＭＯＳ
Ｆ ＥＴとｎチャネルＭＯＳ Ｆ ＥＴとによりこのよ
うな４人力ＮＡＮＤ素子を形成する場合にはＰチャネル
ＭＯ３ＦＥＴ４個とｎチャネルＭＯＳ Ｆ ＥＴ ４個
との合計８個のＦＥＴが必要であるのに対し、この第９
図に示す４人力ＮＡＮＤ素子の場合には単一のｎ型子結
晶Ｓｉ膜４に四つのｐチャネルＭＯ３ＦＥＴが形成され
ているので、使用面積でいうと実質的に５個のＦＥＴに
相当する面積だけで４人力ＮＡＮＤ素子を形成すること
ができる。従って、その分だけ４人力ＮＡＮＤ素子の高
集積密度化を図ることができる。The four-man power NAND device shown in FIG. 9 has the following advantages. That is, normal P channel MOS
When forming such a 4-man NAND device using FETs and n-channel MOS FETs, a total of 8 FETs, 4 P-channel MO3FETs and 4 n-channel MOS FETs, are required. This ninth
In the case of the four-power NAND device shown in the figure, four p-channel MO3FETs are formed in a single n-type child crystal Si film 4, so in terms of the area used, the area is equivalent to practically five FETs. A NAND device can be formed by four people alone. Therefore, it is possible to increase the integration density of the four-man power NAND element accordingly.
なお、上述の第１のゲート電極ＧＩ、第２のゲート電極
Ｇ２、第３のゲート電極Ｇ、及び第４のゲート電極Ｇ４
を互いに電気的に接続したり、これらの第１のゲート電
極Ｇ２、第２のゲート電極Ｇ２、第３のゲート電極Ｇ３
及び第４のゲート電極Ｇ４を同一の信号により制御した
りすれば、同一の使用面積に対して通常のＭＯＳＦＥＴ
に比べてドレイン電流１４ｓが例えば数倍程度大きいＭ
ＯＳＦＥＴを実現することができる。Note that the above-mentioned first gate electrode GI, second gate electrode G2, third gate electrode G, and fourth gate electrode G4
are electrically connected to each other, or these first gate electrode G2, second gate electrode G2, and third gate electrode G3
If the gate electrode G4 and the fourth gate electrode G4 are controlled by the same signal, a normal MOSFET can be used for the same usage area.
The drain current 14s is, for example, several times larger than M
OSFET can be realized.
次に、本発明の第２実施例について説明する。Next, a second embodiment of the present invention will be described.
第１０図及び第１１図は本発明の第２実施例によるＭＯ
Ｓ Ｆ ＥＴを示す。ここで、第１０図はこの第２実施
例によるＭＯＳＦＥＴのチャネル長方向と平行な断面、
第１１図はこの第２実施例によるＭＯＳＦＥＴのチャネ
ル長方向と垂直な断面を示す。FIGS. 10 and 11 show an MO according to a second embodiment of the present invention.
Indicates S FET. Here, FIG. 10 shows a cross section parallel to the channel length direction of the MOSFET according to the second embodiment.
FIG. 11 shows a cross section perpendicular to the channel length direction of the MOSFET according to the second embodiment.
第１０図及び第１１図に示すように、この第２実施例に
よるＭＯＳＦＥＴにおいては、直方体の形状を有するｎ
型子結晶Ｓｉ膜４のチャネル長方向と平行な外周面に周
方向全体にわたってゲート電極Ｇが形成されている。こ
の場合、このゲート電極Ｇは、ＳｉＯ□膜２に埋め込ま
れた部分と、ｎ型子結晶Ｓｉ膜４の両側面及び上面に形
成された部分とから成る。As shown in FIGS. 10 and 11, in the MOSFET according to the second embodiment, n
A gate electrode G is formed on the outer circumferential surface of the molded crystal Si film 4 parallel to the channel length direction over the entire circumferential direction. In this case, the gate electrode G consists of a portion buried in the SiO□ film 2 and a portion formed on both side surfaces and the top surface of the n-type child crystal Si film 4.
この第２実施例によれば、ゲート電極Ｇを制御すること
により、このゲート電極Ｇと対向する部分のｎ型子結晶
Ｓｉ膜４の外周面全体にチャネルを形成することができ
る。これによって、同一の使用面積に対して通常のＭＯ
ＳＦＥＴに比べてドレイン電流Ｉｄ！が例えば数倍程度
大きいＭＯＳＦＥＴを実現することができる。According to this second embodiment, by controlling the gate electrode G, a channel can be formed on the entire outer peripheral surface of the n-type child crystal Si film 4 in the portion facing the gate electrode G. This makes it possible to use normal MO for the same area of use.
Drain current Id compared to SFET! For example, it is possible to realize a MOSFET that is several times larger.
次に、本発明の第３実施例について説明する。Next, a third embodiment of the present invention will be described.
この第３実施例は、完全ＣＭＯ３型のメモリセルを用い
たＭＯＳスタティックＲＡＭに本発明を通用した実施例
である。This third embodiment is an embodiment in which the present invention is applied to a MOS static RAM using completely CMO3 type memory cells.
第１２図及び第１３図は本発明の第３実施例によるＭＯ
ＳスタティックＲＡＭを示す。ここで、第】２図はチャ
ネル長方向と平行な断面、第１１図はチャネル長方向と
垂直な断面を示す。FIGS. 12 and 13 show an MO according to a third embodiment of the present invention.
S static RAM is shown. Here, FIG. 2 shows a cross section parallel to the channel length direction, and FIG. 11 shows a cross section perpendicular to the channel length direction.
第１２図及び第１３図に示すように、この第３実施例に
おいては、例えばＰ型またはｎ型のＳｉ基板に形成され
たｐウェル２１の表面に例えば５ｉｎ２膜のようなフィ
ールド絶縁膜２２が形成され、これによって素子間分離
が行われている。符号２３は例えばＰ゛型のチャネルス
トップ領域を示す。As shown in FIGS. 12 and 13, in this third embodiment, a field insulating film 22 such as a 5in2 film is formed on the surface of a p-well 21 formed on a p-type or n-type Si substrate, for example. This provides isolation between elements. Reference numeral 23 indicates a P'' type channel stop region, for example.
このフィールド絶縁膜２２で囲まれた活性領域の表面に
は、ゲートＳ＋Ｏｚ膜２４が形成されている。A gate S+Oz film 24 is formed on the surface of the active region surrounded by the field insulating film 22.
Ｇはゲート電極を示す。符号２５．２６はそれぞれこの
ゲート電極Ｇに対して自己整合的にｐつ工ル２１中に形
成された例えばｎ゛型のソース領域及びドレイン領域を
示す。そして、これらのゲート’Ｈ極Ｇ、ｒ＋°型のソ
ース領域２５及びドレイン領域２６により、メモリセル
のドライバトランジスタとしてのｎチャネルＭＯ３ＦＥ
Ｔが形成されている。一方、符号２７はゲートｓｉｏ□
膜、２８は多結晶Ｓｔ膜を示す。この場合、ゲート電極
Ｇは、この多結晶Ｓｉ膜２８の外周面にその周方向全体
にわたって形成されている。この多結晶Ｓｉ膜２８中に
は、例えばＰ１型のソース領域２９及びドレイン領域３
０が形成されている。そして、ゲート電極Ｇ、ｐ”型の
ソース領域２９及びドレイン領域３０により、メモリセ
ルの負荷トランジスタとしてのｐチャネルＭＯ３ＦＥＴ
が形成されている。G indicates a gate electrode. Reference numerals 25 and 26 indicate, for example, an n-type source region and drain region, which are formed in the p-process 21 in a self-aligned manner with respect to the gate electrode G, respectively. These gate 'H pole G, r+° type source region 25 and drain region 26 form an n-channel MO3FE as a driver transistor of the memory cell.
A T is formed. On the other hand, code 27 is the gate sio□
The film 28 indicates a polycrystalline St film. In this case, the gate electrode G is formed on the outer peripheral surface of the polycrystalline Si film 28 over the entire circumferential direction. This polycrystalline Si film 28 includes, for example, a P1 type source region 29 and a drain region 3.
0 is formed. The gate electrode G, p'' type source region 29 and drain region 30 form a p-channel MO3FET as a load transistor of the memory cell.
is formed.
すなわち、この場合、ゲート電極Ｇは、これらのｎチャ
ネルＭＯ３ＦＥＴ及びｐチャネルＭＯ３ＦＥＴの共這の
ゲート電極となっている。That is, in this case, the gate electrode G is a common gate electrode for these n-channel MO3FET and p-channel MO3FET.
以上のように、この第３実施例によれば、多結晶Ｓｉ膜
２８の外周面に周方向全体にわたってゲート電極Ｇが形
成された構造のＰチャネルＭＯ３ＦＥＴをメモリセルの
負荷トランジスタとして用いている。このため、このｐ
チャネルＭＯ３ＦＥＴのオン時のドレイン電流を大きく
することができるので、同一のリーク電流に対して、オ
ン／オフ電流比を大きくすることができる。そして、こ
れによって、低消費電流化を図ることができるとともに
、安定したデータ保持能力を得ることができる。As described above, according to the third embodiment, a P-channel MO3FET having a structure in which a gate electrode G is formed on the outer peripheral surface of a polycrystalline Si film 28 over the entire circumferential direction is used as a load transistor of a memory cell. Therefore, this p
Since the drain current when the channel MO3FET is on can be increased, the on/off current ratio can be increased for the same leakage current. As a result, current consumption can be reduced and stable data retention capability can be obtained.
また、このＰチャネルＭＯ３ＦＥＴは、ゲート電極Ｇが
ドレイン領域３０からずれて形成されたオフセットゲー
ト構造を有するので、オフ時のチャネル抵抗が大きくな
り、従ってその分だけオフ時にソース領域２９及びドレ
イン領域３０間を流れるリーク電流を低減することがで
きる。そして、このことと上述のようにオン／オフ電流
比が大きいこととにより、メモリセルの負荷トランジス
タとしてのｐチャネルＭＯ３ＦＥＴのオン時にメモリセ
ルに対して十分な電流供給能力を確保しつつ、オフ時の
リーク電流の低減を図ることができる。Furthermore, since this P-channel MO3FET has an offset gate structure in which the gate electrode G is formed offset from the drain region 30, the channel resistance when off is increased, and accordingly, the source region 29 and drain region 30 are separated from each other when off. It is possible to reduce leakage current flowing between the two. Due to this and the large on/off current ratio as described above, when the p-channel MO3FET as a load transistor of the memory cell is turned on, sufficient current supply capability is ensured for the memory cell, while when it is turned off, the p-channel MO3FET is The leakage current can be reduced.
なお、ｐチャネルＭＯ３ＦＥＴのチャネル領域を形成す
る多結晶Ｓｉ膜２８のチャネル長方向と垂直な方向の幅
及び厚さをゲート電極Ｇにより印加される電界の作用で
この多結晶Ｓｉ膜２８の内部に形成される空間電荷領域
の大きさと同程度またはそれ以下とした場合には、この
ゲート電極Ｇにより印加される電界により多結晶Ｓｔ膜
２８の内部の全領域の制御を行うことが可能となるため
、さらに大きなオン／オフ電流比を得ることが可能とな
る。Note that the width and thickness in the direction perpendicular to the channel length direction of the polycrystalline Si film 28 forming the channel region of the p-channel MO3FET are changed inside the polycrystalline Si film 28 by the action of the electric field applied by the gate electrode G. If the size is the same as or smaller than the space charge region to be formed, it becomes possible to control the entire area inside the polycrystalline St film 28 by the electric field applied by this gate electrode G. , it becomes possible to obtain an even larger on/off current ratio.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではな（、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-mentioned embodiments (various modifications based on the technical idea of the present invention are possible).
例えば、上述の第１実施例における第１のゲート電極Ｇ
、及び第２実施例におけるゲート電極Ｇの下部は、必ず
しもＳｉｎ、膜２に埋め込まれた構造とする必要はなく
、このＳｉＯ□ｌＷ２上に単に形成するだけでもよい。For example, the first gate electrode G in the first embodiment described above
, and the lower part of the gate electrode G in the second embodiment do not necessarily have to be embedded in the Si film 2, and may simply be formed on this SiO□lW2.
また、上述の第２実施例においては、ｎ型子結晶Ｓｉ膜
４の周方向全体にわたって形成されたゲート電極Ｇは、
ｓ＋ｏ、ＪＩ！２に埋め込まれた部分と、ｎ型多結晶５
１Ｍ４の両側面及び上面に形成された部分とに分かれて
いるが、第１４図に示すように、このゲート電極Ｇをｎ
型子結晶Ｓｉ膜４の周方向全体にわたって一体に形成す
ることも可能である。Further, in the second embodiment described above, the gate electrode G formed over the entire circumferential direction of the n-type child crystal Si film 4 is
s+o, JI! 2 and the part embedded in n-type polycrystalline 5
1M4, and as shown in FIG.
It is also possible to form it integrally over the entire circumferential direction of the mold crystal Si film 4.
また、上述の第１、第２及び第３実施例においては、多
結晶Ｓｉ膜により形成されたｐチャネルＭＯ３ＦＥＴに
本発明を適用した場合について説明したが、本発明は、
多結晶Ｓｉ膜により形成されたｎチャネルＭＯ３ＦＥＴ
に適用することも可能である。さらに、これらのｐチャ
ネルＭＯ３ＦＥＴ及びｎチャネルＭＯ３ＦＥＴは、単結
晶Ｓｉ膜や非晶質Ｓｉ膜などにより形成することも可能
である。Further, in the first, second and third embodiments described above, the case where the present invention is applied to a p-channel MO3FET formed of a polycrystalline Si film is explained, but the present invention
n-channel MO3FET formed from polycrystalline Si film
It is also possible to apply it to Furthermore, these p-channel MO3FET and n-channel MO3FET can also be formed from a single crystal Si film, an amorphous Si film, or the like.
さらにまた、本発明は、ヒ化ガリウム（ＧａＡｓ）など
の化合物半導体によりチャネル領域が形成されたＭＥＳ
ＦＥＴに適用することも可能である。Furthermore, the present invention provides an MES in which a channel region is formed of a compound semiconductor such as gallium arsenide (GaAs).
It is also possible to apply it to FET.
例えば、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔの場合には、
半絶縁性ＧａＡｓ基板上に形成された例えば直方体の形
状を有するＧａＡｓの外周面に複数のシジットキーゲー
ト電極を周方向に形成したり、この周方向全体にわたっ
て単一のショットキーゲート電極を形成した構造とする
ことが可能である。For example, in the case of GaAsMESFET,
Forming a plurality of Schittky gate electrodes in the circumferential direction on the outer peripheral surface of GaAs having a rectangular parallelepiped shape formed on a semi-insulating GaAs substrate, or forming a single Schottky gate electrode over the entire circumferential direction. It is possible to create a structure with
以上説明したように、本発明によれば、ソース領域とド
レイン領域とを結ぶ直線を軸とする柱状体によりチャネ
ル領域が形成され、柱状体の外周に複数のゲート電極が
柱状体の周方向に形成されているので、論理素子などを
ＦＥＴにより形成する場合の使用面積を低減することが
できる。As described above, according to the present invention, a channel region is formed by a columnar body whose axis is a straight line connecting a source region and a drain region, and a plurality of gate electrodes are formed on the outer periphery of the columnar body in the circumferential direction of the columnar body. Therefore, the area used when forming a logic element or the like using an FET can be reduced.
また、ソース領域とドレイン領域とを結ぶ直線を軸とす
る柱状体によりチャネル領域が形成され、柱状体の外周
に柱状体の周方向全体にわたってゲート電極が形成され
ているので、多結晶Ｓｉ膜などによりＦＥＴのチャネル
領域を形成した場合においても、ＦＥＴのオン／オフ電
流比を大きくすることができる。In addition, a channel region is formed by a columnar body whose axis is a straight line connecting the source region and drain region, and a gate electrode is formed on the outer periphery of the columnar body over the entire circumferential direction of the columnar body. Even when the channel region of the FET is formed using the above method, the on/off current ratio of the FET can be increased.
第１図及び第２図は本発明の第１実施例によるＭＯＳＦ
ＥＴを示す断面図、第３図は第１図及び第２図に示すＭ
ＯＳＦＥＴの等価回路を示す回路図、第４図〜第７図は
第１図及び第２図に示すＭＯＳＦＥＴの製造方法を説明
するための断面図、第８図は第１図及び第２図に示すＭ
ＯＳＦＥＴの特性を示すグラフ、第９図は第１図及び第
２同に示すＭＯＳＦＥＴを用いた論理素子の構成例を示
す回路図、第１０図及び第１１図は本発明の第２実施例
によるＭＯＳ Ｆ ＥＴを示す断面図、第１２図及び第
１３図は本発明の第３実施例によるＭＯＳスタティック
ＲＡＭを示す断面図、第１４図はＭＯＳＦＥＴの他の構
成例を示す断面図、第１５図は従来のＸＭＯ３ＦＥＴを
示す断面図、第１６図は従来のＭＯＳスタティックＲＡ
Ｍを示す断面図である。
図面における主要な符号の説明
１：Ｓｉ基板、 ２：ＳｊＯ□膜、 ３゜トＳｉｎ□膜
、 ４：ｎ型多結晶Ｓｉ膜、９：ソース領域、 ７
，３０： ドレイ２８：多結晶Ｓｉ膜、Ｇ、〜Ｇ、、Ｇ
：２７：ゲー
２
ン領域、
ゲー［・電極。
輩１゛芙’ｌＱ１列（＋ヤオｌし長５伺ヒ平行なｆ’ｒ
、ｆｉ）第１図
鷺１°ｆｉｆ４ｈ１列（＋〜キル長右藺と全直なｔＡ面
）第２図
等価１訃
オンし７・・るη−トｔＪ−１＞り１芙５ａ貴工里１（
Ｊ・の冬」配〕９くイ多ゴ第９図
ｇ造在Ｊ（÷ヤネル長在簡ヒ平行なｔ印面）ｔ５１わ人
（＋ヤ苅し長古藺ヒ隻直なｒ面）ｔ）宣在汰（＋ヤネル
長右藺ヒ平竹なｌしｉ）管２・Ｉ′朕Ｌイ列（＋ヤ１ル
長左萌と＋竹なｔｔｒｈ＞繁２賓別Ｌ１列（＋−ｆネｔ
し長在ｆ弓し！ＪＬＱｆ汀１）ｖ３゛【徊５イ列（＋ヤ
ネル長なｆ」ヒ子才１なＭ）第１２図
４
１１３貧杷イｆｌ（＋ヤＪ＋し長古ｆ町ヒ！１曙ＱＪＭ
）第１３図
イ亡ｆ１ 透βｋ１列
第１４図
従来イタ１
イ乞の（し来イ列
第１６図1 and 2 are MOSFETs according to a first embodiment of the present invention.
A cross-sectional view showing the ET, FIG. 3 is the M shown in FIGS. 1 and 2.
A circuit diagram showing an equivalent circuit of an OSFET, FIGS. 4 to 7 are cross-sectional views for explaining the manufacturing method of the MOSFET shown in FIGS. 1 and 2, and FIG. Show M
A graph showing the characteristics of an OSFET, FIG. 9 is a circuit diagram showing a configuration example of a logic element using the MOSFET shown in FIGS. 1 and 2, and FIGS. 10 and 11 are according to a second embodiment of the present invention. 12 and 13 are cross-sectional views showing a MOS static RAM according to a third embodiment of the present invention; FIG. 14 is a cross-sectional view showing another configuration example of the MOSFET; and FIG. 15 is a cross-sectional view showing a MOSFET. is a cross-sectional view showing a conventional XMO3FET, and Fig. 16 is a conventional MOS static RA.
It is a sectional view showing M. Explanation of main symbols in the drawings 1: Si substrate, 2: SjO□ film, 3°Sin□ film, 4: N-type polycrystalline Si film, 9: Source region, 7
, 30: Dray 28: Polycrystalline Si film, G, ~G, ,G
:27:Gain region, Ga[・electrode. 1゛芙'lQ1row(+Yaolshilong5Khihiparallelf'r
, fi) Fig. 1 Heron 1° fi 4 h 1 row (+ ~ Kill length right side and fully straight tA plane) Fig. 2 Equivalent 1 angle on 7...ru η-to tJ-1 > ri 1 芙 5a noble work Village 1 (
Winter of J.] 9 Kuitago Figure 9 g Construction J (÷ Yarnel long Zai simple Hi parallel t stamp face) t 51 Wa person (+ Yakarushi Nagako Ichi straight R face) t ) Seon Zaita (+Yanel Naga Right Ai Hi Hitake Na l Shii) Tube 2・I′朕L I Row (+Ya 1 Lu Cho Sa Moe and + Takena ttrh>Shu 2 Guestbetsu L1 Row (+- f-net
Nagazai f bow! JLQf汀1) v3゛【Wandering 5 i row (+Yanel long na f''Hikozai1 na M)Fig.
)Fig.
Claims (4)
る柱状体によりチャネル領域が形成され、上記柱状体の
外周に複数のゲート電極が上記柱状体の周方向に形成さ
れていることを特徴とする半導体装置。(1) A channel region is formed by a columnar body whose axis is a straight line connecting the source region and the drain region, and a plurality of gate electrodes are formed on the outer periphery of the columnar body in the circumferential direction of the columnar body. semiconductor device.
る柱状体によりチャネル領域が形成され、上記柱状体の
外周に上記柱状体の周方向全体にわたってゲート電極が
形成されていることを特徴とする半導体装置。(2) A channel region is formed by a columnar body whose axis is a straight line connecting the source region and the drain region, and a gate electrode is formed on the outer periphery of the columnar body over the entire circumferential direction of the columnar body. semiconductor devices.
りの四つの側面のそれぞれに上記ゲート電極が形成され
ていることを特徴とする請求項１記載の半導体装置。(3) The semiconductor device according to claim 1, wherein the columnar body is a rectangular parallelepiped, and the gate electrode is formed on each of four side surfaces around the axis of the rectangular parallelepiped.
りの四つの側面に上記ゲート電極が形成されていること
を特徴とする請求項２記載の半導体装置。(4) The semiconductor device according to claim 2, wherein the columnar body is a rectangular parallelepiped, and the gate electrode is formed on four side surfaces around the axis of the rectangular parallelepiped.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863690A JPH03250770A (en) | 1990-02-28 | 1990-02-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863690A JPH03250770A (en) | 1990-02-28 | 1990-02-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250770A true JPH03250770A (en) | 1991-11-08 |
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ID=12808861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4863690A Pending JPH03250770A (en) | 1990-02-28 | 1990-02-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250770A (en) |
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- 1990-02-28 JP JP4863690A patent/JPH03250770A/en active Pending
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