JPH0324820A - Output circuit - Google Patents
Output circuitInfo
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- JPH0324820A JPH0324820A JP1158767A JP15876789A JPH0324820A JP H0324820 A JPH0324820 A JP H0324820A JP 1158767 A JP1158767 A JP 1158767A JP 15876789 A JP15876789 A JP 15876789A JP H0324820 A JPH0324820 A JP H0324820A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野j
この発明は半導体装置の出力回路に関するものである,
[従来の技術」
第3図は従来の出力回路の回路図で、図にkいて、(1
)〜(4) . (7)、(8)はインバータ、(5)
、(6)はNANDゲー} , (9)、(lO)ぱD
チャンネ〃トランジスタである。ただし、トランジスタ
(9)の闇値電圧はトランジスタ(10)の闇値電圧よ
りも低く設定されている。渣た、RDは出力プリアンプ
からの信号OaVは出力回路の出力の状態を決める信号
、C11)は寄生的に形或される抵抗、(l2)は寄生
的に形或されるインダクタンス、(13)は寄生的に形
或されるキャバシタンスである,第4図はLow出力の
時の各信号、各ノードのタイミングチャートである。[Detailed Description of the Invention] [Industrial Field of Application] This invention relates to an output circuit for a semiconductor device. [Prior Art] Fig. 3 is a circuit diagram of a conventional output circuit. (1
)~(4). (7), (8) are inverters, (5)
, (6) is a NAND game} , (9), (lO) PaD
Channel is a transistor. However, the dark value voltage of the transistor (9) is set lower than that of the transistor (10). In addition, RD is a signal OaV from the output preamplifier, a signal that determines the output state of the output circuit, C11) is a parasitically shaped resistance, (l2) is a parasitically shaped inductance, (13) is a parasitically formed capacitance. FIG. 4 is a timing chart of each signal and each node when the output is Low.
次に動作について説明する。出力プリアングより取りこ
1れた信号RDをインバータ(1)、(2)、(3)(
4)で相補信号にして、ノードa、bに伝達する。Next, the operation will be explained. The signal RD taken from the output preamp is sent to inverters (1), (2), (3) (
4), the signals are converted into complementary signals and transmitted to nodes a and b.
ここでOEM信号がLowの時はノードc,dは共にL
owになり、出力はハイインピーダンス状態になる。O
EM信号がEiighになると、HD信号がHighの
場合、,ノードaのHiEl.hがノードCに、ノード
bのLowがノードdに伝達され、トランジスタ(9)
がオン、トフンジヌタ(10)がオフとなり、DOut
にHighの値が出力される5RD信号がLowの場合
ノードaのLowがノードCに、ノードbのliigh
がノードdに伝達され、トランジスタ(9)がオフし、
トランジスタ(10)がオンとなりD outにLow
の値が出力される。この際111gh出力時に、寄生的
に形或されたキャパシタンス(13)に充電された電荷
や、寄生的に形或される抵抗(11)>よびインダクタ
ンス(12)の影響でD outが直ちにOVにならず
、リンギングと呼ばれる数回の出力電圧の振動の後にO
vになる。Here, when the OEM signal is Low, both nodes c and d are Low.
ow, and the output goes into a high impedance state. O
When the EM signal becomes Eiigh, if the HD signal is High, the HiEl. h is transmitted to node C, Low of node b is transmitted to node d, and transistor (9)
is on, Tofunjinuta (10) is off, and DOut
When the 5RD signal that outputs a High value is Low, the Low of node a goes to node C, and the liigh of node b
is transmitted to node d, transistor (9) is turned off,
Transistor (10) turns on and goes low to D out
The value of is output. At this time, when outputting 111gh, D out immediately becomes OV due to the charge charged in the parasitically shaped capacitance (13), the parasitically shaped resistance (11) and the inductance (12). O after several oscillations in the output voltage called ringing
It becomes v.
[発男が解決しようとする課題J
従来の出力回路は以上のように構或されていたので、り
冫ギンプを起こすという問題点があった。[Problem J that Hatsuo is trying to solve Since the conventional output circuit was constructed as described above, there was a problem in that it caused a voltage gimp.
この発明は上記のようなr#lJM点を解決するために
なされたもので、り冫ギングを抑えるとともにアクセス
タイムを高速化する出力回路を得ることを目的とする。This invention was made to solve the above-mentioned r#lJM point, and aims to provide an output circuit that suppresses degradation and speeds up access time.
【課題を解決するための手段〕
この発明に係る出力回路はLowを出力する時に、出力
電圧がOV以下になる以前にワンショットバルヌを発生
させ、閾ffl電圧の低いpチャンネルトランジスタを
一瞬の間オンさせ、Vccより出力に電圧を供給するも
のである。[Means for Solving the Problems] When the output circuit according to the present invention outputs Low, it generates a one-shot balne before the output voltage becomes lower than OV, and momentarily activates the p-channel transistor with a low threshold ffl voltage. It is turned on for a period of time, and a voltage is supplied to the output from Vcc.
この発明にかける出力回路は、出力電圧がOV以下にな
る前にVccより電圧を供給することにより、リンギン
グを緩和する。The output circuit according to the present invention alleviates ringing by supplying a voltage from Vcc before the output voltage becomes below OV.
〔実施例」 以下この発明の一実施例を図について説明する。〔Example" An embodiment of the present invention will be described below with reference to the drawings.
第1図はこの発明の一與施例を示す出力回路の回路図で
、図において、(1)〜(4) . (7) 、(8)
、(14)、(15)、(17)、(l8)はインパー
タ、(5)、(6)ぱNAeJDゲート、(9)、(1
0)、(19)はpチャンネ〃トランジスタである。た
だし、トランジスタ(9)、(l9)はトランジスタ(
lO)ようも闇値電圧が低<、tたトランジスタ(l9
)はトランジスタ(9)よりもチャネル幅が短く設定さ
れている。(16)はNORゲートである。第2図は第
1図の各信号、各ノードのタイミングチャートである。FIG. 1 is a circuit diagram of an output circuit showing one embodiment of the present invention, and in the figure, (1) to (4) . (7), (8)
, (14), (15), (17), (l8) are inpertors, (5), (6) PANAeJD gates, (9), (1
0) and (19) are p-channel transistors. However, transistors (9) and (l9) are transistors (
lO) The transistor with low value voltage is also low (l9
) is set to have a shorter channel width than the transistor (9). (16) is a NOR gate. FIG. 2 is a timing chart of each signal and each node in FIG. 1.
次にこの発明に係る出力回路のLow出力時の動作につ
いて説明する。出力プリアンプよb取りこ筐れたRD信
号のLowがインバータ(1)〜(4)によDノードa
はLow sノードbはliighになる。ここで01
,M信号がHighになるとノードCはLow sノー
ドdはHighになりトランジスタ(9)がオフ、トラ
ンジスタ(10)がオンし、D outにLowが出力
されようとする。一方OEM信号のHighによυノー
ドN−がLowになり、少しの遅延の後ノードN2がL
owからHighになる。ここにN1%N20両方のノ
ードがLowになる瞬間があり、このノードNl%N2
の2つのLowをNORゲー} (16)に入力するこ
とによυNORゲー} (16)の出力に一瞬の間Hi
ghとなるワンショットパルスが発生する。トランジス
タ(19)はノード階のパルスがHighになる一瞬だ
けオンして、VccよりD outに電圧を供給し、D
outの負の電圧を打ち消す。このようにしてDou
tの最初の振動を打ち消すことにより以後の振動がなく
なりリンギングをなくすことができる。インパータ(1
7)、(18)はチャネル幅W,チャネル長Lを最適に
設定することによう、NORゲー} (16)で発生し
たパルスを時間的に遅らせ、VCCからの電圧の供給が
DoutLy)!圧の最初の振動時に行なわれるように
トランジスタ(19)をオンさせるためのものである。Next, the operation of the output circuit according to the present invention at the time of Low output will be explained. The low level of the RD signal captured by the output preamplifier b is transferred to the D node a by inverters (1) to (4).
is Low, and node b becomes ligh. Here 01
, M signal becomes High, the node C becomes Low, and the node d becomes High, transistor (9) is turned off, transistor (10) is turned on, and Low is about to be output to Dout. On the other hand, due to the OEM signal being High, the υ node N- goes Low, and after a short delay, the node N2 goes Low.
Goes from OW to High. Here, there is a moment when both nodes N1%N20 become Low, and this node Nl%N2
By inputting the two Low values of υNOR game} (16), the output of υNOR game} (16) becomes High for a moment
A one-shot pulse of gh is generated. The transistor (19) is turned on for a moment when the pulse on the node level goes high, supplies voltage from Vcc to D out, and D
Cancels out negative voltage. In this way Dou
By canceling the first vibration of t, subsequent vibrations are eliminated and ringing can be eliminated. Imperter (1
7) and (18) are NOR gates in which the channel width W and channel length L are optimally set.} The pulse generated in (16) is delayed in time, and the voltage supply from VCC is DoutLy)! This is to turn on the transistor (19) as it does at the first oscillation of pressure.
第1図にかいてワンショットパルスを発生スる回路はイ
ンバータ(11) (12)とNORゲー} (16)
により構或されているが、HANDゲートとインバータ
DORゲートとインパータ1たはANDゲートとインバ
ータによる構成でもワンショットパルスを発生すること
ができる。會たインバータ(8)、(14) (15)
のかわり及びインバータ(17) (18)のかわりに
波形を遅らせるタイマーでも可能である。さらにトフン
ジスタ(9)、(lO)、(19)はPチャンネルトラ
ンジスタでも可能である,
〔発明の効果〕
以上のように、この発明によればLow出力時にかける
リンギングを抑えることができ、アクセスの遅れを防ぐ
ことができる。The circuit that generates the one-shot pulse shown in Figure 1 is an inverter (11) (12) and a NOR gate (16)
However, a one-shot pulse can also be generated with a configuration consisting of a HAND gate, an inverter, a DOR gate, and an inverter 1, or an AND gate and an inverter. Inverters (8), (14) (15)
Alternatively, a timer that delays the waveform can be used instead of the inverters (17) and (18). Furthermore, the transistors (9), (lO), and (19) can also be made of P-channel transistors. [Effects of the Invention] As described above, according to the present invention, it is possible to suppress ringing during low output, and to improve access. Delays can be prevented.
第1図はこの発明に係る出力回路の−5M!施例の回路
図、第2図は第1図の各信号、各ノードのタイミングチ
ャート、第3図は従来の出力回路の回路図、第4図は第
3図の各信号、各ノードのタイミングチャートである。
図において、(1)〜(4) 、(7)、(8)、(l
4)、(l5)、(17)、(18)はインパータ、(
5)、(6)はNAIIDゲー} , (9)、(10
)、(19)ぱpチャンネ〃トランジスタ(16)はN
ORゲートである、
なか、図中、同一符号は同一、又は相当部分を示す,Figure 1 shows -5M! of the output circuit according to the present invention. A circuit diagram of the example, Fig. 2 is a timing chart of each signal and each node in Fig. 1, Fig. 3 is a circuit diagram of a conventional output circuit, and Fig. 4 is a timing chart of each signal and each node in Fig. 3. It is a chart. In the figure, (1) to (4), (7), (8), (l
4), (l5), (17), (18) are inperters, (
5), (6) are NAIID games}, (9), (10
), (19) Pp channel transistor (16) is N
It is an OR gate. In the figures, the same symbols indicate the same or corresponding parts.
Claims (1)
トランジスタと、上記出力電圧をGND電位にディスチ
ャージする第2のMOSトランジスタが直列に接続され
る出力回路において、上記第1のMOSトランジスタと
並列に接続され、Low出力時に電圧を供給する第3の
MOSトランジスタとこの第3のMOSトランジスタを
一瞬の間オンさせるワンショットパルスを発生し遅延さ
せる回路を有することを特徴とする出力回路。First MOS that precharges the output voltage to V_c_c
In an output circuit in which a transistor and a second MOS transistor for discharging the output voltage to a GND potential are connected in series, a third MOS transistor is connected in parallel to the first MOS transistor and supplies a voltage during low output. An output circuit characterized by having a circuit that generates and delays a one-shot pulse that momentarily turns on a transistor and this third MOS transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1158767A JPH0324820A (en) | 1989-06-21 | 1989-06-21 | Output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1158767A JPH0324820A (en) | 1989-06-21 | 1989-06-21 | Output circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0324820A true JPH0324820A (en) | 1991-02-01 |
Family
ID=15678894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1158767A Pending JPH0324820A (en) | 1989-06-21 | 1989-06-21 | Output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0324820A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5489859A (en) * | 1993-07-21 | 1996-02-06 | Oki Electric Industry Co., Ltd. | CMOS output circuit with high speed high impedance mode |
-
1989
- 1989-06-21 JP JP1158767A patent/JPH0324820A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5489859A (en) * | 1993-07-21 | 1996-02-06 | Oki Electric Industry Co., Ltd. | CMOS output circuit with high speed high impedance mode |
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