JPH0324749A - Generating method for cell layout library and layout method of semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To easily and quickly generate a cell layout library by a method wherein, based on actual pattern information of cells and arbitrarily designated rules, a specified operation is executed and automatic generation is performed. CONSTITUTION:A cell layout library for defining shapes of cells, terminal positions, and wiring forbidden regions, which are utilized for automatic arrangement wiring of a semiconductor integrated circuit, is automatically generated by performing a specified operation based on actual pattern information of cells and arbitrarily designated rules. While a specified operation is applied to the actual pattern information of cells in accordance with the designated rules, the defined items of the cell layout library are generated, so that the automatic generation of the cell layout library is easily and quickly enabled from the actual pattern information of cells.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の自動配置配線に利用されるセ
ルレイアウトライブラリの生成方法，さらには半導体集
積回路のレイアウト方法に関し、例えばゲートアレイ方
式やスタンダードセル方式の半導体集積回路、さらに゛
はＣＡＤ　（コンピュータ・エイディッド・デザイン）
やＤＡ（デザイン・オートメーション）を用いたカスタ
ムＬＳＩのレイアウトもしくは自動配置配線に適用して
有効な技術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method for generating a cell layout library used for automatic placement and routing of semiconductor integrated circuits, and furthermore, to a layout method for semiconductor integrated circuits, such as a gate array method or a layout method for semiconductor integrated circuits. Standard cell type semiconductor integrated circuit, and CAD (computer aided design)
The present invention relates to techniques that are effective when applied to custom LSI layout or automatic placement and routing using DA (Design Automation).

〔従来技術〕[Prior art]

半導体集積回路（以下単にＬＳＩとも記す）の自動レイ
アウト、すなわち自動配置配線等においては、予めレイ
アウト設計されたセルを使用して、半導体基板へのセル
の配置並びにセルの端子間の配線などが行われる．上記
セルのレイアウトは、予め設計された回路図を基に、人
手或いは自動プログラムを介して生成される。例えばセ
ルレイアウト自動生成プログラムは，回路図情報と、Ｌ
ＳＩの加工プロセス上のレイアウトルール、さらにはト
ランジスタの幅や長さ（Ｗ／Ｌ）といった指定情報を基
にしてセルの実体パターンを発生する．このような実体
パターンとして定義されるセルを利用してＬＳＩを自動
レイアウトするには、実体パターンから認識可能なセル
の形状，端子位置、及び配線禁止領域等の情報が必要に
なる。In automatic layout of semiconductor integrated circuits (hereinafter also simply referred to as LSI), automatic placement and wiring, etc., cells whose layout has been designed in advance are used to place cells on a semiconductor substrate and wire between cell terminals. It will happen. The cell layout is generated manually or through an automatic program based on a circuit diagram designed in advance. For example, a cell layout automatic generation program uses circuit diagram information and L
The actual pattern of the cell is generated based on the layout rules for the SI processing process and specified information such as the width and length (W/L) of the transistor. In order to automatically lay out an LSI using cells defined as such a physical pattern, information such as the cell shape, terminal position, and wiring prohibited area that can be recognized from the physical pattern is required.

しかしながら、計算機のファイルとして保存されている
ようなセルレイアウトされた実体パターン情報からだけ
では必要なセル形状や、端子位置、さらには配線禁止領
域等の情報を容易に得ることができない。これは次に示
す■〜■の理由による。However, it is not possible to easily obtain necessary information such as cell shapes, terminal positions, and wiring prohibited areas only from cell layout physical pattern information stored as a computer file. This is due to the following reasons.

■セルパターンの座標が自動レイアウトで用いる配線格
子に載らないため，縮小や拡大などの解釈を施して、座
標を交換してやらなければならないことがある。■Since the cell pattern coordinates do not fit on the wiring grid used in automatic layout, it may be necessary to perform interpretation such as reduction or enlargement and exchange the coordinates.

■配線禁止領域は、ＬＳＩの加工プロセス上のレイアウ
トルール例えばメタルパターン同士は０．５μｍ以内に
隣接してはならないというようなルールを考慮しながら
実体パターンより計算しないと求め難い。(2) It is difficult to determine the wiring prohibited area unless it is calculated from the actual pattern while taking into account the layout rules in the LSI manufacturing process, such as the rule that metal patterns should not be adjacent to each other within 0.5 μm.

■特にスルーホールの禁止領域は加工する下地の段差状
態に依存するため、実体パターンにおける複数配線層の
重なり具合をも考慮しながらレイアウトルールに従って
計算しないとそのような禁止領域を求めることができな
い。■In particular, the prohibited area of through holes depends on the step condition of the base to be processed, so such prohibited areas cannot be determined unless calculations are made according to layout rules while also taking into account the degree of overlapping of multiple wiring layers in the actual pattern.

■セルの自動レイアウトで得られる実体パターン情報に
は必要のない配線層などの情報が含まれていることがあ
る。■The actual pattern information obtained by automatic cell layout may include information such as unnecessary wiring layers.

このような理由から、ＬＳＩの自動レイアウトに利用す
るセルに対しては、セルの実体パターン情報とは別に、
セルの形状、セルの端子名及びその座標，配線層ごとの
配線禁止領域やスルーホールの禁止領域，並びに配線可
能方向，そして電源配線の接続可能位置などの情報を含
むセルの配置配線ライブラリ（以下単にセルレイアウト
ライブラリとも記す）を生成する必要がある。従来断る
セルレイアウトライブラリは人手によって生成されてい
た。又、その作業の一部を自動化する技術として、セル
の実体パターンに相当するアートワークデータを単にセ
ルレイアウトライブラリのフォーマットに変換するやり
方が提案されている。For this reason, in addition to the actual cell pattern information, for cells used for LSI automatic layout,
A cell layout and wiring library (hereinafter referred to as "cell layout and wiring library") containing information such as cell shape, cell terminal name and its coordinates, wiring prohibited areas and through-hole prohibited areas for each wiring layer, wiring directions, and power supply wiring connection positions. It is necessary to generate a cell layout library (also simply referred to as a cell layout library). Previously, cell layout libraries that were rejected were generated manually. Furthermore, as a technique for automating part of this work, a method has been proposed in which artwork data corresponding to the actual pattern of cells is simply converted into the format of a cell layout library.

尚、アートワークデータの単なるフォーマット変換によ
りセルレイアウトライブラリを一応取得する技術につい
て記載された文献の例としては、情報処理学会第３７回
（昭和６３年後期）全国大会誌５Ｕ−４第１７９８頁及
び第１７９９頁がある。Examples of documents that describe the technology for acquiring a cell layout library by simply converting the format of artwork data include Information Processing Society of Japan's 37th (late 1988) National Conference Journal 5U-4, page 1798; There is page 1799.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら，従来のようにセルレイアウトライブラリ
を主に人手を介して作戊する場合には、その性質上座標
の決定やその他の情報作或に時間がかかり、しかもそれ
ら情報をコーディングし、さらにはそれらに対する誤り
のチェックも人手で行わなければならない。このように
人手でセルレイアウトライブラリを作或すると多大な時
間が必要になり，これによってＬＳＩの自動レイアウト
の前工程数が増大し、ＬＳＩのレイアウト設計を能率的
に行うことができなくなる。しかも、人手を介する故に
信頼性の低下が予想され，その信頼性を上げてＬＳＩの
不良を少なくするにはセルレイアウトライブラリに対す
る度重なるテストも必要になり、その結果としてセルレ
イアウトライブラリの生成工数は一層増大する。仮にセ
ルのアートワークデータを単にセルレイアウトライブラ
リのフォーマットに自動変換する技術を採用したとして
も、配線禁止領域などの自動生成は行われず、やはりそ
の後から人手を介した修正や誤りのチェックなどが必薯
になってしまう。However, when creating a cell layout library mainly manually as in the past, it takes time to determine coordinates and create other information. Checking for errors must also be done manually. Manually creating a cell layout library in this way requires a great deal of time, which increases the number of pre-processes for automatic LSI layout, making it impossible to efficiently design the LSI layout. Moreover, reliability is expected to decrease due to manual intervention, and in order to increase reliability and reduce LSI defects, it is necessary to repeatedly test the cell layout library, and as a result, the number of man-hours required to generate the cell layout library is reduced. It will further increase. Even if a technology were adopted that automatically converted cell artwork data into the format of a cell layout library, areas such as areas where wiring is prohibited would not be automatically generated, and manual corrections and error checks would still be required afterwards. It turns into a potato.

特に、ユーザなどの要求に応じてＡＳＩＣ（アプリケー
ション・スペシフイック・インテグレーテッド・サーキ
ット）と呼ばれる特定用途向け専用ＬＳＩを比較的短期
間に提供するには、セルシリーズを可能な限り多く用意
しておき、さらには、ユーザの要求に従って新たなセル
を速やかに追加できるようにすることが必要である。斯
る事情の基でセルレイアウトライブラリの作或に多大な
工数や期間を費やさなければならないとするなら，その
ような要求を充分に満足することができなくなる。In particular, in order to provide specialized LSIs for specific applications called ASICs (Application-Specific Integrated Circuits) in a relatively short period of time in response to user requests, it is necessary to prepare as many cell series as possible. Furthermore, it is necessary to be able to quickly add new cells according to user requests. If a large amount of man-hours and time are required to create a cell layout library under such circumstances, such requirements cannot be fully satisfied.

また、カスタムＬＳＩのように，個別的であってしかも
高性能が追求されるようなＬＳＩに対しても近年開発期
間の短縮が要求されるようになっており、これを満足す
るためそのようなＬＳＩの自動レイアウトにも，予め作
威されたセル、さらにはＣＡＤやＤＡが利用されるよう
になってきている。特にこの種のＬＳＩにおいては、予
め作成されているセルだけでなく、ＬＳＩの論理或いは
レイアウトの都合により、動作速度の向上や集積度の向
上を目的として、レイアウト時に新たなセルの追加や、
同一論理のセルに対してセルパターンを変更して使い分
ける等の必要がある。例えば、セルの配置場所の状況に
応じて縦長のセルと横長のセルを使い分けたり、端子位
置が異なるセルを使い分けたりすることや，セルの配置
場所の違いによる信号の伝播速度の不揃いや、設計値と
の違いを補正するためにセルパターンを配置場所に応じ
て変更したりする必要がある。このような工夫を行うこ
とによってＬＳＩの性能を最大限に発揮させることが可
能になる。しかしながら、セル設計にＣＡＤやＤＡを用
いても，上述のように工数や期間の点でセルレイアウト
ライブラリの作或を速やかに行うことができない。この
ため、途中で新たなセルを追加したりセルパターンを変
更したりしてＬＳＩのレイアウトを進めていくことによ
ってＬＳＩの性能を最大限に発揮させるようにするとい
う手段を採用してレイアウトを行っていくことは困難で
あった． 本発明の目的は、半導体集積回路のレイアウトに利用す
るセルの実体パターン情報から容易に且つ速やかにセル
レイアウトライブラリを生成することができる方法を提
供することにある。In addition, in recent years, there has been a demand for shorter development periods for LSIs that are individualized and require high performance, such as custom LSIs, and in order to satisfy this demand, such LSIs are required. Pre-created cells, as well as CAD and DA, are increasingly being used for automatic layout of LSIs. In particular, in this type of LSI, in addition to cells that have been created in advance, new cells may be added during layout to improve operating speed or density due to the logic or layout of the LSI.
It is necessary to change the cell pattern for cells with the same logic and use them differently. For example, depending on the location of the cell, vertically long cells and horizontally long cells may be used, cells with different terminal positions may be used, and signal propagation speeds may be uneven due to differences in cell placement, and design In order to compensate for the difference in value, it is necessary to change the cell pattern depending on the placement location. By implementing such measures, it becomes possible to maximize the performance of the LSI. However, even if CAD or DA is used for cell design, it is not possible to quickly create a cell layout library due to the number of man-hours and time required as described above. For this reason, the layout is carried out by adding new cells or changing the cell pattern midway through the LSI layout to maximize the performance of the LSI. It was difficult to go. An object of the present invention is to provide a method that can easily and quickly generate a cell layout library from cell pattern information used in the layout of a semiconductor integrated circuit.

また本発明の別の目的は、プロセスルールなど所要のル
ールを反映して最適化されたセルレイアウトライブラリ
を高い信頼性をもって容易に生成することができるセル
レイアウトライブラリの生成方法を提供することにある
。Another object of the present invention is to provide a cell layout library generation method that can easily generate an optimized cell layout library with high reliability while reflecting required rules such as process rules. .

本発明のさらに別の目的は、途中で新たなセルを追加し
たりセルパターンを変更したりして半導体集積回路のレ
イアウトを進めていくことによって半導体集積回路のレ
イアウトを進めていくことによって半導体集積回路の性
能を最大限に発揮させるようにすることができる半導体
集積回路のレイアウト方法を提供することにある。　本
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。Still another object of the present invention is to advance the layout of the semiconductor integrated circuit by adding new cells or changing the cell pattern midway through the layout of the semiconductor integrated circuit. An object of the present invention is to provide a layout method for a semiconductor integrated circuit that can maximize the performance of the circuit. The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、半導体集積回路の自動配置配線に利用するセ
ルの形状、端子位置、及び配線禁止領域を定義するため
のセルレイアウトライブラリを、セルの実体パターン情
報と、任意に指定された規則とに基づき，所定の演算を
施して自動生成するものである。That is, a cell layout library for defining cell shapes, terminal positions, and wiring prohibited areas used for automatic placement and routing of semiconductor integrated circuits is created based on actual cell pattern information and arbitrarily specified rules. It is automatically generated by performing predetermined calculations.

上記所定の演算としては、指定された規則に従った領域
の拡大、複数領域に対する和集合演算や積集合演算など
を採用することができる。As the above-mentioned predetermined operation, expansion of a region according to a specified rule, a union set operation or an intersection set operation for a plurality of regions, etc. can be adopted.

また，上記所定の演算によって配線禁止領域を得た後に
、配線禁止領域ではないが回りを配線禁止領域に囲まれ
ていることにより配線に利用することができない領域を
抽出し、この部分も配線禁止領域として定義する縮約処
理を含めることができる。In addition, after obtaining the wiring prohibited area by the above predetermined calculation, an area that is not a wiring prohibited area but cannot be used for wiring because it is surrounded by a wiring prohibited area is extracted, and this area is also prohibited for wiring. It can include reduction processing that defines it as a region.

そして、上記した方法で生成したセルレイアウトライブ
ラリを利用して半論体集積回路のレイアウトを行う手段
として、セルの実体パターン又は論理を変更する必要に
応じてセルの設計に戻り、その変更要求を反映したセル
のレイアウトライブラリを再びそのセルレイアウトライ
ブラリ生成方法により作ってレイアウトを進めていく方
法を採用するものである。Then, as a means to layout a semi-logical integrated circuit using the cell layout library generated by the method described above, when it is necessary to change the actual pattern or logic of the cell, the cell design is returned to and the change request is sent. This method employs a method in which a layout library of the reflected cells is created again using the cell layout library generation method and the layout is advanced.

〔作　用〕[For production]

上記した手段によれば、演算手順やパラメータなど所要
の規則を指定し，指定された規則に従って、セルの実体
パターン情報に所定の演算を施しながら、セルの形状，
端子位置，及び配線禁止領域を自動生成していくことは
、セルの実体パターン情報から容易且つ速やかにセルレ
イアウトライブラリの自動生戊を可能とするように作用
する。According to the above-mentioned means, necessary rules such as calculation procedures and parameters are specified, and the shape of the cell is
Automatically generating terminal positions and wiring prohibited areas works to enable automatic generation of a cell layout library from cell substance pattern information easily and quickly.

また、このことが、プロセスルールなと所要のルールを
セルレイアウトライブラリに反映して最適化するように
働く。This also works to reflect necessary rules such as process rules in the cell layout library for optimization.

また、見掛け上配線禁止領域ではなくてもプロセスルー
ルなどにより実質的に配線領域として利用することがで
きない領域を、上記縮約処理により、その回りと同様の
配線禁止領域として定義することは、定義すへき矩形の
数を減らして全体の定義を簡略化すると共に、定義に必
要なデータ量を削減するように作用する。Furthermore, even if an area is not apparently a wiring-prohibited area, an area that cannot actually be used as a wiring area due to process rules etc. is defined as a wiring-prohibited area similar to the surrounding area by the above reduction process. This reduces the number of side rectangles, simplifies the overall definition, and reduces the amount of data required for the definition.

そして、半導体集積回路のレイアウトを進めていく過程
で上記のようなセルレイアウトライブラリの生成方法を
利用することは、レイアウトの途中で新たなセルを追加
したりセルパターンを変更したいという要求に対して速
やかに所要のセルレイアウトライブラリを取り揃えられ
るように作用し、このことが、途中で新たなセルを追加
したりセルパターンを変更したりして半導体集積回路の
レイアウトを容易に進められるようにし、もって、半導
体集積回路の性能を最大限に発揮させ得るレイアウトの
生成を容易化する。In the process of proceeding with the layout of a semiconductor integrated circuit, the use of the above cell layout library generation method is useful in responding to requests to add new cells or change cell patterns during the layout. This function allows you to quickly assemble the required cell layout library, and this makes it easy to proceed with the layout of a semiconductor integrated circuit by adding new cells or changing cell patterns during the process. , facilitates the generation of a layout that can maximize the performance of a semiconductor integrated circuit.

〔実　施　例〕〔Example〕

第３Ａ図から第３Ｃ図には階層化されたレイアウトパタ
ーンの一例が示されている。同図に示されるレイアアウ
トパターンは、特に制限されないが，スタンダードセル
方式によって構或されるＬＳＩのためのものである。ス
タンダードセル方式ＬＳＩのレイアウトは階層的に行わ
れ、第３Ａ図にはチップ全体のレイアウトパターンが示
されている。このチップ全体は，数百ゲートの論理の集
合として夫々構成される複数例えば５個のブロックＢＬ
Ｉ−ＢＬ５を含み、各ブロックＢＬＩ−ＢＬ５の間は必
要に応じて信号配線ＢＳＬで結合され、ブロックＢＬＩ
〜ＢＬ５の回りには電源幹線ＢＶＬが設けられ、さらに
その外側には多数の人出カバッファセルＩＯＣ，やボン
ディングパッドＢＰが配置されている． 第３Ｂ図には例えばブロックＢＬ３の中のレイアウト例
が示されている。ブロックの中には列状に並設された大
小様々な多数のセルＣ１〜Ｃｎが配置されており、セル
間は所要の信号配線ｃ　ｓ　ｒ，で結合され、また各セ
ル０１〜Ｃｎには電源配線ＶＬＩ，ＶＬ２を介して電源
電圧が供給されるようになっている。第３Ｂ図において
ＣＰはセルの端子であり．ＢＰはブロックの端子である
。An example of a hierarchical layout pattern is shown in FIGS. 3A to 3C. Although the layout pattern shown in the figure is not particularly limited, it is for an LSI constructed using the standard cell method. The layout of the standard cell type LSI is performed hierarchically, and FIG. 3A shows the layout pattern of the entire chip. This entire chip consists of a plurality of blocks BL, for example, five blocks, each configured as a logic set of several hundred gates.
I-BL5, each block BLI-BL5 is connected by a signal wiring BSL as necessary, and the blocks BLI-BL5
~A power main line BVL is provided around BL5, and a large number of output buffer cells IOC and bonding pads BP are arranged outside of it. FIG. 3B shows, for example, a layout example in block BL3. A large number of cells C1 to Cn of various sizes are arranged in a row in a block, and the cells are connected by required signal wiring csr, and each cell 01 to Cn is A power supply voltage is supplied via power supply wirings VLI and VL2. In Figure 3B, CP is the terminal of the cell. BP is the terminal of the block.

第３Ｃ図には実際のセルのパターン例が示されている．
第３Ｃ図において１はｎ型ウエル領域、２はＰ型ウェル
領域、３は第ｌ層アルミニウム配線層で構成されるセル
内配線、４はＭＯＳＦＥＴのゲート電極を兼ねるボリコ
ン層、５は拡散領域とアルミニウムとのコンタクト部、
６はセル端子、７は第ｌ層アルミニウム配線層で構成さ
れる電源電圧ｖｃｃ供給用の電源配線、８は第１層アル
ミニウム配線層で構或される接地電圧Ｖｓｓ供給用電源
配線である。Figure 3C shows an example of an actual cell pattern.
In FIG. 3C, 1 is an n-type well region, 2 is a P-type well region, 3 is an internal cell wiring made up of the first layer aluminum wiring layer, 4 is a polycon layer which also serves as the gate electrode of the MOSFET, and 5 is a diffusion region. Contact part with aluminum,
Reference numeral 6 designates a cell terminal, 7 a power supply wiring for supplying a power supply voltage Vcc, which is constructed of a first-layer aluminum wiring layer, and 8, a power supply wiring for supplying a ground voltage Vss, which is constructed of a first-layer aluminum wiring layer.

ＬＳＩのレイアウトでは第３Ｃ図に示されるような多数
のセルの配置や、セル間さらにはブロノク間の配線など
が階層的手法により決定されていくが、このときには，
セル設計により得られいてるセルの実体パターンに関す
る情報のほかに、セルレイアウトライブラリの情報が必
要になる。In the layout of an LSI, the placement of a large number of cells as shown in Figure 3C, and the wiring between cells and blocks are determined using a hierarchical method.
In addition to the information on the actual cell pattern obtained through cell design, information on the cell layout library is required.

斯るセルレイアウトライブラリには、特に制限されない
が、セルの形状、セルの端子名及びその位置、配線層毎
の配線禁止領域，スルーホールの禁止領域、配線可能な
方向、電源配線の接続可能位置などを夫々示す情報が定
義されている。第４図にはセルレイアウトライブラリに
おけるそのような定義項目の情報を概念的にパターン化
した場合の一例が示されている。第４図の内容は第３Ｃ
図に示されているセルパターンに対応するものであり、
同図において１０は矩形で表わされたセルの形状，１１
はセルの端子，１２はセル内配線パターンが存在するた
め信号配線に使用してはならない配線禁止領域、１３は
セル形状１０の外にはみ出したセル内論理を構或するた
めのはみ出し配線領域である。Such a cell layout library includes, but is not limited to, cell shapes, cell terminal names and their positions, areas where wiring is prohibited for each wiring layer, areas where through holes are prohibited, directions in which wiring is possible, and positions where power wiring can be connected. Information indicating each of these is defined. FIG. 4 shows an example of conceptually patterning information on such definition items in the cell layout library. The contents of Figure 4 are 3C
It corresponds to the cell pattern shown in the figure,
In the figure, 10 is the shape of a cell represented by a rectangle, and 11
12 is a wiring prohibited area that must not be used for signal wiring due to the presence of an internal cell wiring pattern; 13 is a protruding wiring area for configuring internal cell logic that protrudes outside the cell shape 10; be.

第５図にはセルレイアウトライブラリの実際の定義例が
示されている。セルレイアウトライブラリは、セル単位
のカード形式で必要な情報を保有している。各カードに
は参照容易なように行番号が与えられ、各行番号の内容
は、第５図に従うと次のようになっている。FIG. 5 shows an example of an actual definition of a cell layout library. The cell layout library holds necessary information in card format for each cell. Each card is given a line number for easy reference, and the contents of each line number are as follows according to FIG.

行番号１００の内容はセル名を示す。The contents of row number 100 indicate the cell name.

行番号２００〜４００の内容はコメント文であり、デー
タのバージョン管理等の為に用いられる．行番号５００
の内容は、セルの形状を矩形の左下と右下のＸＹ座標で
示す。The contents of line numbers 200 to 400 are comment sentences, which are used for data version control, etc. Line number 500
The contents of the cell indicate the shape of the cell using the XY coordinates of the lower left and lower right of the rectangle.

行番号６００〜８００の内容は、セル端子の名称（例え
ば０００１、ＯＯＯＩＡ．０００２、尚サフィックスＡ
は同電位を意味する）と、そのＸＹ座標及び端子の存在
する配線層名を示す。The contents of row numbers 600 to 800 are the cell terminal names (for example, 0001, OOOIA.0002, and the suffix A
(means the same potential), its XY coordinates, and the name of the wiring layer where the terminal exists.

行番号９００には、セル内で配線禁止とされる部分が矩
形の集合で記述されている。各矩形に対し、配線禁止に
したい配線層名、矩形の左下と右上のＸＹ座標、禁止の
種類（第５図において、Ｋは配線パターンの通過禁止，
Ｂは通常の配線方向例えば主軸方向以外の折れ曲がり禁
止、Ｔはスルーホール禁止を意味する）が記述されてい
る。第５図には矩形１個の場合が示されているが、実際
には多数に及ぶ。In row number 900, portions of the cell where wiring is prohibited are described as a set of rectangles. For each rectangle, specify the name of the wiring layer that you want to prohibit wiring, the XY coordinates of the lower left and upper right of the rectangle, and the type of prohibition (in Figure 5, K indicates that the wiring pattern is prohibited from passing through,
B means that bending in a direction other than the normal wiring direction, for example, the main axis direction, is prohibited, and T means that through holes are prohibited. Although FIG. 5 shows the case of one rectangle, in reality there are many.

行番号１０００〜２０００には、第４図に示されるよう
なはみ出し配線領域１３の情報として，その配線層名、
始点から終点までを特定するためのＸＹ座標が示されて
いる。Line numbers 1000 to 2000 contain the wiring layer name, the information of the protruding wiring area 13 as shown in FIG.
XY coordinates for specifying the starting point to the ending point are shown.

第１図には，ＣＡＤやエンジニアリングワークステーシ
ョンなどの計算機を利用して上記セルレイアウトライブ
ラリを自動生戊するための処理の流れと必要な情報の一
例が示されている。FIG. 1 shows an example of the processing flow and necessary information for automatically generating the cell layout library using a computer such as a CAD or an engineering workstation.

セルレイアウトライブラリの自動生成プログラムは、特
に制限されないが、次に示す■〜■の情報を主情報とし
てセルレイアウトライブラリの自動生戊を行う。Although the automatic cell layout library generation program is not particularly limited, it automatically generates a cell layout library using the following information (1) to (4) as main information.

■セルデータベース２０から与えられるセルの実体パタ
ーン情報。■Cell entity pattern information given from the cell database 20.

■セルレイアウトライブラリの上記各種定義項目を計算
するために図形演算ライブラリ２↓から与えられる図形
演算手順。■Graphic operation procedures given from the graphic operation library 2↓ to calculate the above various definition items of the cell layout library.

■図形演算手順に従って一旦生成された配線禁止領域を
簡素化するために縮約ルールライブラリ２２から与えら
れる縮約処理手順。- A reduction processing procedure given from the reduction rule library 22 to simplify the wiring prohibited area once generated according to the graphic calculation procedure.

■レイアウトで用いる配線格子などを定義するための指
定情報２３。■Specification information 23 for defining wiring grids, etc. used in layout.

上記セルの実体パターン情報は、予め設計された回路図
を基に、人手或いはセルパターン自動生成プログラムを
介して作威される。自動の場合には、回路図の情報が対
話型のグラフィック入力装置で入力される．そうすると
，セルパターン自動生成プログラムは、回路図情報とは
別途与えられた半導体集積回路の加工プロセス上のレイ
アウトルール、その他の指定情報（トランジスタのＷ／
Ｌの値等）を基に、セルの実体パターンを自動発生する
。生成された実体パターン情報は計算機上のファイルの
形態でセルデータベース２０，として蓄えられる。The actual cell pattern information is created manually or through an automatic cell pattern generation program based on a circuit diagram designed in advance. If automatic, the circuit diagram information is entered using an interactive graphic input device. Then, the automatic cell pattern generation program will automatically generate layout rules for the semiconductor integrated circuit processing process and other specified information (transistor W/
The actual pattern of the cell is automatically generated based on the value of L, etc.). The generated entity pattern information is stored as a cell database 20 in the form of a file on a computer.

上記図形演算手順によって実行可能な演算の種類は，特
に制限されないが、領域の拡大（以下ｔＢにＢＲＯＡＤ
ＥＮ演算とも記す）、複数領域に対する和集合演算（以
下単にＯＲ演算とも記す）、複数領域に対する積集合演
算（以下単にＡＮＤ演算とも記す）、及び図形の反転演
算（以下１ｉ，に■ＮＶ演算とも記す）の５種類とされ
る。The types of operations that can be executed by the above graphic operation procedure are not particularly limited.
(also referred to as EN operation), union set operation for multiple areas (hereinafter simply referred to as OR operation), intersection set operation for multiple areas (hereinafter simply referred to as AND operation), and figure inversion operation (hereinafter also referred to as NV operation in 1i). There are five types (described below).

上記ＢＲＯＡＤＥＮ演算は，第６Ａ図に示されるように
、与えられた図形Ｌ′をδ　（正、負何れの値も採り得
る）だけ拡大して図形Ｌを得る。例えばこの演算は，配
線禁止領域を求める際に、信号配線をセル内の第１層ア
ルミニウム配線層に対してレイアウトルールで許された
スペーシング（例えばδ）以上離さないと、プロセス時
に配線がショートする虞れが有るため、実際の配線パタ
ーンをδだけ太らせたものとして配線禁止領域を定義し
なければならないようなときに利用される。As shown in FIG. 6A, the BROADEN operation described above enlarges a given figure L' by δ (which can take either a positive or negative value) to obtain a figure L. For example, when calculating the prohibited wiring area, if the signal wiring is not separated from the first aluminum wiring layer in the cell by at least the spacing allowed by the layout rules (for example δ), the wiring will be shorted during the process. Therefore, it is used when it is necessary to define a wiring prohibited area by thickening the actual wiring pattern by δ.

上記ＯＲ演算は、第６Ｂ図に示されるように図形Ｌ１と
Ｌ２の和を採って図形Ｌを得る。この演算は、配線禁止
領域が複数個ある場合に、図形の和を採って重複定義を
無くすために用いられる。In the above OR operation, the figure L is obtained by adding the figures L1 and L2, as shown in FIG. 6B. This calculation is used to eliminate duplicate definitions by calculating the sum of figures when there are multiple wiring prohibited areas.

上記ＡＮＤ演算は、第６Ｂ図に示されるように図形ＬＬ
とＬ２の重なり部分Ｌを求める。多層配線のＬＳＩプロ
セスでは眉間膜による各層パターンの平坦化が十分に出
来ないため、一般にパターンの縁で層間膜の段差が生じ
る。これは、複数の層でこうした箇所が重なると段差が
益々激しくなりパターンの断線や歩留の低下をもたらす
ことは明らかであり、レイアウト時に極力避けねばなら
ない．そこでＡＮＤ演算によりパターンの重なり状態を
求め，配線の通過禁止やスルーホール（複数配線層の間
を結ぶコンタクト穴）の作或を禁止する。例えば、拡散
層の縁にポリシリコン配線とメタル１層配線が重なった
部分にメタル２層とメタル３層を結ぶスルーホールを作
或しないようにするために利用する。The above AND operation is performed on the figure LL as shown in FIG. 6B.
Find the overlapping portion L of and L2. In the LSI process of multilayer wiring, each layer pattern cannot be sufficiently flattened by the glabellar film, so generally a step difference in the interlayer film occurs at the edge of the pattern. It is clear that if these areas overlap in multiple layers, the level difference will become even more severe, leading to pattern breakage and a decrease in yield, so this must be avoided as much as possible during layout. Therefore, the overlapping state of the patterns is determined by an AND operation, and the passage of wiring and the creation of through holes (contact holes connecting multiple wiring layers) are prohibited. For example, it is used to avoid creating a through hole connecting the metal 2 layer and the metal 3 layer at the edge of the diffusion layer where the polysilicon wiring and the metal 1 layer wiring overlap.

上記ＩＮＶ演算は第６Ｃ図に示されるように図形Ｌ′を
反転し、図形のない領域Ｌを求める。これは、セル端子
部分を配線禁止にしないために端子位置をくりぬくよう
な場合に用いられる。The INV operation described above inverts the figure L' as shown in FIG. 6C to obtain a region L without a figure. This is used when the terminal position is hollowed out in order to prevent wiring from being prohibited in the cell terminal area.

尚、図形演算手順や縮約処理手順は、セルシリーズやプ
ロセスルールによって異なることが予想されるため、こ
れらの情報は、セルレイアウトライブラリの自動生成プ
ログラムの外からライブラリ２１、２２として与えられ
るようになっている．セルレイアウトライブラリ２４は
、特に制限されないが、第１図に示されるように、上記
主情報を利用しながら次の■〜■の処理を経て形成され
る． ■セル図形データの入力処理（Ｓ１） ■図形演算による各定義項目の生成処理（Ｓ２〉■縮約
によるデータ量の調整処理（Ｓ３）■フォーマット変更
及びファイル出力処理（Ｓ４） 上記セル図形データの入力処理Ｓ１は、セルの実体パタ
ーン情報，並びに配線格子の定義や処理時間のパラメー
タといった指定情報をファイルより入力する処理である
。Furthermore, since it is expected that the graphical calculation procedures and reduction processing procedures will differ depending on the cell series and process rules, these information should be given as libraries 21 and 22 from outside the automatic generation program of the cell layout library. It has become. Although the cell layout library 24 is not particularly limited, as shown in FIG. 1, the cell layout library 24 is formed through the following processes (1) to (2) using the above main information. ■Input processing of cell graphic data (S1) ■Processing of generating each definition item by graphic calculation (S2> ■Adjustment of data amount by reduction (S3) ■Format change and file output processing (S4) The input process S1 is a process for inputting cell actual pattern information and specification information such as a wiring grid definition and processing time parameters from a file.

上記図形演算による各定義項目の生成処理Ｓ２は、セル
の実体パターン情報などを利用して既述の所要図形演算
を行うことにより、セルレイアウトライブラリに定義す
べき各種項目を生成する処理である。図形演算の手順は
プロセス上のレイアウトルール、歩留向上のための定義
方法、チップ全体の配線性などを考慮して図形演算ライ
ブラリに記述されている。この為、どのセルに対しても
瞬時に同じ基準で配置配線ライブラリが作戒でき、かつ
製造プロセスの変更等が起きても，図形演算ライブラリ
に書かれた演算手順を変更することにより容易に最適な
作り直しが可能となる。The generation process S2 of each definition item by graphical calculation is a process of generating various items to be defined in the cell layout library by performing the above-described necessary graphical calculations using the actual pattern information of the cell. The graphical calculation procedures are described in the graphical calculation library, taking into consideration the layout rules for the process, the definition method for improving yield, the wiring performance of the entire chip, etc. Therefore, the placement and routing library can be created instantly for any cell using the same standards, and even if the manufacturing process changes, it can be easily optimized by changing the calculation procedure written in the graphic calculation library. This makes it possible to rebuild the system.

上記縮約によるデータ量の調整処理Ｓ３は、前の処理Ｓ
２で生成された配線禁止領域のデータを調べ、配線禁止
領域ではないが回りを配線禁止領域に囲まれているため
に、実際には使用できない部分を抜き出して、その部分
も配線禁止と定義することにより、定義する矩形の数を
減らし全体の定義を簡略化する処理である。この処理に
よりデータ量も削減される。The data amount adjustment process S3 by the above reduction is the previous process S3.
Examine the wiring prohibited area data generated in step 2, extract a part that is not a wiring prohibited area but cannot actually be used because it is surrounded by a wiring prohibited area, and define that part as wiring prohibited. This process reduces the number of defined rectangles and simplifies the overall definition. This processing also reduces the amount of data.

上記フォーマット変更及びファイル出力処理Ｓ４は、そ
れまでにセノレレイアウトライブラリ自動生威プログラ
ムを実行して得られたデータをセルレイアウトライブラ
リの形式に変換して出力する処理である。このとき、配
線禁止領域を示すデータは、矩形の和に分割されて出力
される。The format change and file output process S4 is a process of converting the data obtained by executing the cell layout library automatic generation program up to that point into a cell layout library format and outputting the data. At this time, the data indicating the wiring prohibited area is divided into a sum of rectangles and output.

ここでさらに上記図形演算による各定義項目の生成処理
Ｓ２を各定義項目に対応させて詳述する。Here, the generation process S2 of each definition item by the above-mentioned graphical operation will be explained in detail in association with each definition item.

先ずセルの形状に関しては、セル内でメタル配線が使わ
れている部分が計算により認識され、それを含む矩形領
域が、ＸＹ座標の最大値及び最小値として求められる。First, regarding the shape of the cell, the portion where the metal wiring is used within the cell is recognized by calculation, and the rectangular area containing it is determined as the maximum and minimum values of the XY coordinates.

セルの端子名及びその座標は、例えばＣＭＯＳセルの場
合、入力端子はポリシリコンゲート、出力端子は拡散層
或いは拡散層に接続するメタル配線上の点として求めら
れる。端子からスルーホールを作威してセル間の配線を
行う場合は、スルーホールによる他のパターンとのスペ
ーシングルール、下地の段差状態なども考慮して端子場
所を選ぶ必要がある。また一般にＣＭＯＳセルではポリ
シリコンゲートの上下からセル間配線の引き出しが可能
である為、これらを同電位の端子として定義する。セル
の端子名はプログラムで順に番号を付けることも可能だ
が、論理設計者がこの端子名を用いて論理設計を行う為
、意味のある名前にする必要があり、通常は回路図と一
緒にセルパターン設計時に人手指定された名称がそのま
ま採用される。For example, in the case of a CMOS cell, the cell terminal name and its coordinates are determined as an input terminal of a polysilicon gate and an output terminal of a diffusion layer or a point on a metal wiring connected to the diffusion layer. When wiring between cells by creating through holes from terminals, it is necessary to select the terminal location taking into consideration the spacing rules with other patterns due to the through holes, the level difference in the base, etc. Furthermore, in general, in a CMOS cell, inter-cell wiring can be drawn out from above and below the polysilicon gate, so these are defined as terminals having the same potential. Cell terminal names can be numbered sequentially in a program, but logic designers use these terminal names to design logic, so it is necessary to give them meaningful names, and usually the cells are numbered together with the circuit diagram. The name manually specified during pattern design is used as is.

配線禁止領域は、各配線層パターンに対する上記ＡＮＤ
演算、ＯＲ演算、及びＩＮＶ演算などにより求められる
．例えばメタル１層の配線禁止領域は、基本的にはセル
内の拡散層の結線に用いられるメタルｌ層配線及び電源
供給線のメタル１層配線部分が該当するが、実際にはス
ペーシングルールで規定した以上にはパターンは隣接で
きないので、セルパターンに含まれるメタル１層配線パ
ターンをスペーシングルール分だけ広げるＢＲＯＡＤＥ
Ｎ演算も行なわれる。そして最後に配線格子に載る部分
のみを取り出して矩形に分割される。The wiring prohibited area is the AND of each wiring layer pattern.
It is obtained by calculation, OR operation, INV operation, etc. For example, the metal 1 layer wiring prohibition area basically corresponds to the metal 1 layer wiring used to connect the diffusion layer in the cell and the metal 1 layer wiring part of the power supply line, but in reality it is due to spacing rules. Since patterns cannot be adjacent to each other beyond the specified limit, BROADE extends the metal 1-layer wiring pattern included in the cell pattern by the spacing rule.
N operations are also performed. Finally, only the portions that fit on the wiring grid are extracted and divided into rectangles.

電源配線の接続可能位置は、電源供給用のメタル配線が
セル形状と交わる部分によって求められる。The connectable position of the power supply wiring is determined by the portion where the metal wiring for power supply intersects with the cell shape.

第７図には図形演算による定義項目の生成処理Ｓ２によ
り第１層アルミニウム配線禁止領域を得るための演算手
順の一例が示される。同図に示される配線禁止領域ＩＮ
Ｈを得るための演算手順は下記式により与えられる。FIG. 7 shows an example of a calculation procedure for obtaining the first layer aluminum wiring prohibited area by the definition item generation process S2 using graphic calculation. Wiring prohibited area IN shown in the same figure
The calculation procedure for obtaining H is given by the following formula.

Ｉ　Ｎ　Ｈ＝（（Ｐｏｌｙ．Ｓｉ）　Ｏ　Ｒ　（Ｘ））
　Ａ　Ｎ　Ｄ　（Ｙ）Ｘ＝（ＡＬＬ）ＢＲＯＡＤＥＮ（
ｃｚ　μｍ）Ｙ＝ＩＮＶ（（端子）ＢＲＯＡＤＥＮ（β
μｍ））即ち、パターン■に含まれる第１層アルミニウ
ム配線ＡＬＬに対してＢＲＯＡＤＥＮ演算を行なって縦
横方行に夫々αμｍ拡大し、パターン■を得る．またパ
ターン■の夫々端子Ｐに対してＢＲＯＡＤＥＮ演算を行
なって端子ＰをβμｍＸβμｍの方形に拡大し、さらに
これにＩＮＶ演算を行ない、パターン■に示されるよう
に方形の端子位置をくりぬく．そして、パターンＶのポ
リシリコン配線層Ｐｏｌｙ．Ｓｉと上記パターン■に対
してＯＲ演算を行なってパターン■を取得し、このパタ
ーン■と上記パターン■に対してＡＮＤ演算を施すこと
によって、パターン■の配線禁止領域ＩＮＨが求められ
る。このように配線禁止領域は、各層の図形パターン，
セル形状、端子位置などの情報に対して所定の図形演算
を行なうことによって求められる。I N H = ((Poly.Si) O R (X))
A N D (Y)X=(ALL)BROADEN(
cz μm) Y=INV((terminal) BROADEN(β
.mu.m)) That is, the BROADEN operation is performed on the first layer aluminum wiring ALL included in the pattern (2), and the pattern (2) is enlarged by α.mu.m in the vertical and horizontal directions, respectively. In addition, a BROADEN operation is performed on each terminal P of pattern (2) to expand the terminal P into a square of βμm×βμm, and further an INV operation is performed on this to hollow out the terminal positions of the square as shown in pattern (2). Then, the polysilicon wiring layer Poly. By performing an OR operation on Si and the pattern (2) to obtain a pattern (2), and performing an AND operation on this pattern (2) and the pattern (2), the wiring prohibited area INH of the pattern (2) is determined. In this way, the wiring prohibited area is defined by the graphic pattern of each layer,
It is obtained by performing predetermined graphical operations on information such as cell shape and terminal position.

第８図には縮約処理手順の一例が示される。FIG. 8 shows an example of a reduction processing procedure.

同図においてＩＮＨは，先に行なわれた定義項目生成処
理の図形演算で計算取得された配線禁止領域である。こ
の配線禁止領域ＩＮＨの中には、配線禁止領域ではない
が回りを配線禁止領域に囲まれていることにより実質的
に配線に利用することができない無効領域３０が含まれ
ている。縮約処理では、そのような無効領域３０を抽出
し，この部分も配線禁止とするために、その配線禁止領
域ＩＮＨと縮約定義領域ＤＥＦとに対してＯＲ演算を行
ない，これによって定義し直された配線禁止領域ＩＮＨ
’が得られる。ここで縮約定義領域ＤＥＦはセル形状を
最大限として任意に決定可能なパラメータとされる。配
線禁止領域は矩形を単位にその集合によって定義される
から領域ＩＮＨとＩＮＨ’とを比較すれば明らかなよう
に後者の領域ＩＮＨ’の矩形の数は前者よりも４個少な
くなっている。したがって、配線禁止領域を定義する全
体の情報量は縮約処理を介することによって減少される
。In the figure, INH is a wiring prohibition area calculated and obtained by the graphic operation of the definition item generation process performed previously. The wiring prohibited area INH includes an invalid area 30 which is not a wiring prohibited area but is surrounded by a wiring prohibited area and therefore cannot be used for wiring. In the reduction process, in order to extract such an invalid area 30 and prohibit wiring in this area, an OR operation is performed on the wiring prohibited area INH and the reduction definition area DEF, and the redefinition is thereby performed. prohibited wiring area INH
' is obtained. Here, the reduced definition area DEF is a parameter that can be determined arbitrarily with the cell shape as the maximum. Since the wiring prohibited area is defined by a set of rectangles, it is clear from comparing the areas INH and INH' that the latter area INH' has four fewer rectangles than the former. Therefore, the total amount of information defining the wiring prohibited area is reduced through the reduction process.

セルレイアウトライブラリの自動生成において、各定義
項目の生戊精度は，採用されている図形演算処理の手順
内容により一定であり、しかも人手を介する処理に比べ
て容易に高精度にすることができる。例えば第９Ａ図に
示される実際のセルパターンに対し、本実施例の手法に
より自動生成されたセルレイアウトライブラリによるパ
ターン（第９Ｃ図）を，従来のように人手によって作或
されたセルレイアウトライブラリによるパターン（第９
Ｂ図参照）と比較すると、図にも示されるように前者の
場合には配線禁止領域を高精度にもしくは細かく定義す
ることができる。したがって、ＤｍとＤｎを結線しよう
とするとき、第９Ｂ図の場合には第２層アルミニウム配
線で形或されるセル間配線パターンは単にセルの上を通
過させることしかできない。これに対して第９Ｃ図の場
合には配線禁止領域ＩＮＨが細かく定義されている結果
，セル内の空き領域３１をセル間の配線に利用可能にな
る。これにより，チップ面積が自由に変えられるスタン
ダードセル方式ＬＳＩのレイアウトにおいては、セル間
の配線領域面積が低減でき、チップ全体の面積低減効果
を得る。また，チップ面積が予め一定のゲートアレイ方
式ＬＳＩでは配線可能領域の面積が増加するため自動配
線プログラムの未配線本数低減が図られ、ＬＳＩ開発期
間短縮効果を得る． 第２図にはセルレイアウトライブラリを利用して行なわ
れるレイアウトの全体的な処理の流れが示されている。In the automatic generation of a cell layout library, the accuracy of each definition item is constant depending on the content of the graphical operation processing procedure adopted, and moreover, it is easier to achieve higher accuracy than with manual processing. For example, for the actual cell pattern shown in FIG. 9A, a pattern (FIG. 9C) based on a cell layout library automatically generated using the method of this embodiment is replaced with a pattern based on a cell layout library created manually as in the past. Pattern (9th
(See Figure B), as shown in the figure, in the former case, the wiring prohibited area can be defined with high accuracy or finely. Therefore, when trying to connect Dm and Dn, in the case of FIG. 9B, the inter-cell wiring pattern formed by the second layer aluminum wiring can only be passed over the cells. On the other hand, in the case of FIG. 9C, the wiring prohibited area INH is finely defined, so that the empty area 31 within the cell can be used for wiring between cells. As a result, in the layout of a standard cell type LSI in which the chip area can be freely changed, the area of wiring regions between cells can be reduced, and the effect of reducing the area of the entire chip can be obtained. Furthermore, in a gate array type LSI where the chip area is fixed in advance, the area of the wiring area increases, so the number of unwired wires in the automatic wiring program can be reduced, and the LSI development period can be shortened. FIG. 2 shows the overall flow of layout processing performed using the cell layout library.

同図に示されるように，セルレイアウトライブラリ２４
の情報は、ブロック自動配置、ブロック内配置配線、ブ
ロック間配線の夫々の処理で使用され、全体的なレイア
ウトが最終的に決定されると、マスクデータに変換され
、マスク描画データとして保管される．尚，第２図には
セルレイアウトライブラリを専ら人手によって生成する
処理の流れも参考として示されている。この場合には，
設計者はセルの実体パターンを見ながら数値の拾い出し
などを行ってセルレイアウトライブラリ仕様書を作威し
、その後これを見ながらコーディングし、それを更にチ
ェックし、必要に応じて修正してはじめてセルレイアウ
トライブラリ２４が完或する． 第２図に示される手順に従ってＬＳＩのレイアウトを行
っていくとき，第１０図に示されるようにセルの配置場
所に応じて同一論理のセル４０を縦長に配置したり横長
に配置したりする必要性が生じた場合に、また、第１ｌ
図に示されるように信号の伝播遅延の不揃いや設計値と
の相違を補正したりするためにセルのパターンを配置場
所に応じて変更して用いなければならない場合に、それ
らの要求を満足するセルが予め用意されていないなら、
レイアウト途上でセル自動設計プログラムを起動すると
共に、Ｗ／Ｌなどの性能パターンを指定することにより
、必要なセルの実体パターンを作成する．このように、
レイアウト途上においてパターンや論理の追加変更され
た新たなセルが必要になるとき、言い換えるなら５レイ
アウト途上においてパターンや性能の異なるセルを使い
分ける必要があるとき、そのレイアウトライブラリは，
上記手順を介することにより容易に得られる．上記実施
例によれば以下の作用効果を得るものである。As shown in the figure, the cell layout library 24
The information is used in the automatic block placement, intra-block placement and routing, and inter-block routing processes, and when the overall layout is finally determined, it is converted to mask data and stored as mask drawing data. ．． Incidentally, FIG. 2 also shows for reference the flow of processing for generating a cell layout library exclusively by hand. In this case,
Designers create a cell layout library specification by picking out numerical values while looking at the actual cell pattern, then coding while looking at this, checking it further, and modifying it as necessary. The cell layout library 24 is now complete. When laying out an LSI according to the procedure shown in Figure 2, it is necessary to arrange cells 40 of the same logic vertically or horizontally depending on the cell placement location as shown in Figure 10. Also, if sex occurs, the first l.
As shown in the figure, in cases where the cell pattern must be changed depending on the placement location in order to compensate for uneven signal propagation delays or differences from design values, these requirements are satisfied. If the cell is not prepared in advance,
In the middle of layout, the cell automatic design program is activated and the necessary cell actual pattern is created by specifying performance patterns such as W/L. in this way,
When a new cell with added or changed patterns or logic is required during the layout process, or in other words, when it is necessary to use cells with different patterns or performance during the layout process, the layout library is
It can be easily obtained through the above procedure. According to the above embodiment, the following effects can be obtained.

（１）演算手法やパラメータなど所要の規則を指定し、
指定された規則に従って、セルの実体パターン情報に所
定の演算を施しながら、セルの形状，端子位置、及び配
線禁止領域などを自動生成していくことにより、セルの
実体パターン情報から容易且つ速やかにセルレイアウト
ライブラリを自動生成することができる。したがって、
スタンダードセル方式ＬＳＩもしくはＡＳＩＣのような
特定用途向け専用ＬＳ″Ｉの開発期間を著しく短縮する
ことができるようになる。(1) Specify the required rules such as calculation method and parameters,
By automatically generating the cell shape, terminal position, wiring prohibited area, etc. while performing predetermined calculations on the cell substance pattern information according to the specified rules, it is possible to easily and quickly generate the cell shape, terminal position, wiring prohibited area, etc. from the cell substance pattern information. Cell layout libraries can be automatically generated. therefore,
It becomes possible to significantly shorten the development period for a dedicated LS''I for a specific application such as a standard cell type LSI or ASIC.

（２）人手によるセルの実体パターン認識やコーディン
グさらには修正という処理が必要なくなるから、セルレ
イアウトライブラリの信頼性を向上させることができる
。(2) Reliability of the cell layout library can be improved because there is no need for manual cell pattern recognition, coding, and correction.

（３）セルレイアウトライブラリの定義項目の生成精度
は、その項目生戊のために採用されている処理手順の内
容により一定であって、高精度にすることも容易である
から、特別な工数や相当な期間を要することなく、配線
禁止領域などをきめ細かく定義することができるように
なる。これにより、セル内の配線禁止領域の部分をチッ
プレイアウトにおけるセル間の配線に利用することがで
きるようになり、スタンダードセル方式にあってはチッ
プ面積の低減、ゲートアレイ方式にあっては未配線本数
の低減、そして両者ともに信号配線の配線長短縮という
効果を得る。(3) The generation accuracy of definition items in the cell layout library is constant depending on the content of the processing procedure adopted for generating the item, and it is easy to achieve high accuracy, so it does not require special man-hours or It becomes possible to define areas where wiring is prohibited in detail without requiring a considerable amount of time. This makes it possible to use areas in the cell where wiring is prohibited for wiring between cells in the chip layout, reducing the chip area in the standard cell method and leaving unwired areas in the gate array method. This has the effect of reducing the number of wires and shortening the length of the signal wires in both cases.

（４）セルレイアウトライブラリの定義項目は，その項
目生戊のために採用される処理手順の内容に従って容易
に高精度化することができるから，プロセス上の複雑な
ルール，例えば、拡散層の縁にポリシリコン配線とメタ
ルｌ層配線が重なった部分はチップ上の各層の段差が厳
しく或る為，その上にメタル層とメタル３層間を結ぶス
ルーホールは作或できない等を正確に反映した配置配線
ライブラリが作或でき、常にどんなセルに対しても最適
化が可能となる．この為ＬＳＩの歩留も向上させること
ができる。(4) Definition items in the cell layout library can be easily improved in precision according to the processing procedure adopted to create the item, so complex rules in the process, such as the edges of the diffusion layer, can be easily improved. In the area where polysilicon wiring and metal L-layer wiring overlap, there is a severe level difference between each layer on the chip, so a through hole connecting the metal layer and three metal layers cannot be created above it, so the layout accurately reflects this. A wiring library can be created, allowing optimization for any cell at any time. Therefore, the yield of LSI can also be improved.

（５）見掛け上配線禁止領域でなくてもプロセスルール
などにより実質的に配線領域として利用することができ
ない領域を、上記縮約処理により、その回りと同様の配
線禁止領域として定義することにより、定義すべき矩形
の数を減らして全体の定義を簡略化すると共に、定義に
必要なデータ量を削減することができるようになる． （６）半導体集積回路のレイアウトを進めていく過程で
本実施例のようなセルレイアウトライブラリの生成方法
を利用することにより、レイアウトの途中で新たなセル
を追加したりセルパターンを変更したいという要求に対
して速やかに所要のセルレイアウトライブラリを取り揃
えられるようになり、このことが、途中で新たなセルを
追加したりセルパターンを変更したりして半導体集積回
路のレイアウトを容易に進められるようにし，もって，
半導体集積回路の性能を最大限に発揮させ得るレイアウ
トの生戊を容易化することができるようになる。言い換
えるなら、セルの追加や変更が容易になり、レイアウト
時のセル変更による最適化設計が可能になる。(5) By using the above reduction process to define an area that cannot be used as a wiring area due to process rules or the like even if it is not an apparent wiring-prohibited area, as a wiring-prohibited area similar to the surrounding area, By reducing the number of rectangles that need to be defined, the overall definition can be simplified, and the amount of data required for the definition can be reduced. (6) A request to add new cells or change cell patterns in the middle of the layout by using the cell layout library generation method as in this embodiment in the process of proceeding with the layout of a semiconductor integrated circuit. The required cell layout library can now be quickly assembled, and this makes it easier to proceed with the layout of semiconductor integrated circuits by adding new cells or changing cell patterns during the process. , with,
It becomes possible to easily create a layout that can maximize the performance of a semiconductor integrated circuit. In other words, it becomes easy to add or change cells, and optimization design by changing cells during layout becomes possible.

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。Although the invention made by the present inventor has been specifically described above based on examples, the present invention is not limited thereto, and various changes can be made without departing from the gist thereof.

例えば、セルレイアウトライブラリの定義項目、さらに
図形演算処理の内容，そして縮約処理を採用するか否か
は適宜変更することができる，またセルの回路規模又は
ゲート数は実施例の記述に拘束されることなく一切限定
されない。For example, the definition items of the cell layout library, the contents of the graphic operation processing, and whether or not to use reduction processing can be changed as appropriate, and the circuit scale or number of gates of the cell is not limited to the description of the embodiment. It is not limited in any way.

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳ型半導体集積
回路のレイアウトに適用した場合について説明したが、
本発明はそれに限定されるものではなく，バイポーラト
ランジスタ、さらにはＭＯＳＦＥＴと共にバイボーラト
ランジスタなどを含む種々の半導体集積回路のレイアウ
トに適用することができる。本発明は、セルの実体パタ
ーン情報を用いてレイアウトを行なう条件のものに適用
することができる。The above explanation has mainly been about the case where the invention made by the present inventor is applied to the layout of a MOS type semiconductor integrated circuit, which is the field of application that is the background of the invention.
The present invention is not limited thereto, and can be applied to various semiconductor integrated circuit layouts including bipolar transistors, MOSFETs, and bipolar transistors. The present invention can be applied to conditions where layout is performed using cell entity pattern information.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである． すなわち，指定された規則に従って，セルの実体パター
ン情報に所定の演算を施しながら、セルレイアウトライ
ブラリの定義項目を生成するから，セルの実体パターン
情報から容易且つ速やかにセルレイアウトライブラリを
自動生成することができるという効果がある。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. That is, since the definition items of the cell layout library are generated while performing predetermined operations on the cell substance pattern information according to specified rules, the cell layout library can be automatically and easily generated from the cell substance pattern information. It has the effect of being able to.

また，セルレイアウトライブラリの定義項目は，その項
目生成のために採用されている処理手順の内容に従って
容易に高精度化することができるから、どのようなセル
に対しても、またどのようなプロセスルールに対しても
、セルレイアウトライブラリを最適化することができる
という効果がある。これにより、半導体集積回路の歩留
りも向上させることができる６ さらに縮約処理を採用することにより、矩形を定義する
ための全体のデータ量を減少させることができる。In addition, the definition items in the cell layout library can be easily made more precise according to the processing procedure adopted to generate the item, so it can be used for any cell or any process. This also has the effect of optimizing the cell layout library for rules. As a result, the yield of semiconductor integrated circuits can also be improved.6 Furthermore, by employing reduction processing, the total amount of data for defining a rectangle can be reduced.

そして、半導体集積回路のレイアウトを進めていく過程
で上記のようなセルレイアウトライブラリの生成方法を
利用することにより、レイアウトの途中で新たなセルを
追加したりセルパターンを変更したいという要求に対し
て速やかに所要のセルレイアウトライブラリを取り揃え
られるようになり、このことが、途中で新たなセルを追
加したりセルパターンを変更したりして半導体集積回路
のレイアウトを容易に進められるようにし、もって、半
導体集積回路の性能を最大限に発揮させ得るレイアウト
を容易に生成することができるという効果がある。By using the cell layout library generation method described above in the process of proceeding with the layout of a semiconductor integrated circuit, requests for adding new cells or changing cell patterns in the middle of the layout can be met. Now you can quickly assemble the required cell layout library, which makes it easier to proceed with the layout of a semiconductor integrated circuit by adding new cells or changing cell patterns midway through, This has the effect that a layout that can maximize the performance of a semiconductor integrated circuit can be easily generated.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係るセルレイアウトライブラリの生成
方法の一実施例フローチャート、第２図は本発明に係る
レイアウト方法の全体を示す一実施例フローチャート， 第３Ａ図から第３Ｃ図はＬＳＩレイアウトパターンを階
層的に説明するための平面図、第４図はセルレイアウト
ライブラリの定義項目の一例情報を概念的にパターン化
して示した平面図、 第５図はセルレイアウトライブラリが保有する情報のフ
ォーマット例を示す説明図、 第６Ａ図から第６Ｃ図はセルレイアウトライブラリの定
義項目のための図形演算例を示す説明図、第７図は配線
禁止領域生成手順の一例を示す概念説明図、 第８図は縮約処理手順の一例を示す概念説明図、ヵ・ら
メ９０ 第９Ａ図ｍ図は配線禁止領域の生成精 度に関する説明図、 第１０図は同一論理でパターンの異なるセルを使い分け
てレイアウトされたＬＳＩの概略平面図、第１ｌ図は同
一論理で性能の異なるセルを使い分けてレイアウトされ
たＬＳＩ概略平面図である。 ＢＬＫＩ　〜ＢＬＫ５・・・ブロック、Ｃ１〜Ｃｎ・・
・セル、１０・・・セル形状、ｌ１・・・端子，１２・
・・配線禁止領域，１３・・・はみ出し配線領域、２０
・・・セルデータベース，２１・・・図形演算ライブラ
リ、２２・・・縮約ルールライブラリ、２３・・・指定
情報、２４・・セルレイアウトライブラリ、ＩＮＨ・・
・配線禁止領域、ＩＮＨ’・・・縮約処理された配線禁
止領域。 第１図 第２図 第 ６Ａ 図 第 ６Ｃ 図 第 ９Ａ 図 ２７／１１Ｂ 第 ｌ０ 図 第 ９Ｂ図 第 ９Ｃ 図 第 １ １ 図 ８２２５−５Ｆ Ｈ ０１ Ｌ ２１／８２ ＢFIG. 1 is a flowchart of an embodiment of the cell layout library generation method according to the present invention, FIG. 2 is a flowchart of an embodiment showing the entire layout method of the present invention, and FIGS. 3A to 3C are LSI layout patterns. Fig. 4 is a plan view showing an example of the definition items of the cell layout library conceptually patterned and Fig. 5 is an example of the format of information held in the cell layout library. 6A to 6C are explanatory diagrams showing examples of graphic operations for definition items of the cell layout library. FIG. 7 is a conceptual diagram illustrating an example of a wiring prohibited area generation procedure. Figure 9A is a conceptual explanatory diagram showing an example of the reduction processing procedure, Figure 9A is an explanatory diagram regarding the generation accuracy of the wiring prohibited area, and Figure 10 is a layout using cells with the same logic but different patterns. FIG. 11 is a schematic plan view of an LSI in which cells having the same logic but different performance are used and laid out. BLKI ~BLK5...Block, C1~Cn...
・Cell, 10...Cell shape, l1...Terminal, 12・
...Wiring prohibited area, 13...Protruding wiring area, 20
... cell database, 21 ... graphic operation library, 22 ... reduction rule library, 23 ... specification information, 24 ... cell layout library, INH ...
- Routing prohibited area, INH'... A reduced wiring prohibited area. Figure 1 Figure 2 Figure 6A Figure 6C Figure 9A Figure 27/11B Figure 10 Figure 9B Figure 9C Figure 1 1 Figure 8225-5F H 01 L 21/82 B

Claims (1)

【特許請求の範囲】 １、半導体集積回路の自動配置配線に利用されるセルの
形状、端子位置、及び配線禁止領域を定義するためのセ
ルレイアウトライブラリを、セルの実体パターン情報と
、任意に指定された規則とに基づき、所定の演算を施し
て自動生成するセルレイアウトライブラリの生成方法。 ２、上記所定の演算は、指定された規則に従った、領域
の拡大、複数領域に対する和集合演算、及び積集合演算
の内の任意の演算を含むものである請求項１記載のセル
レイアウトライブラリの生成方法。 ３、上記所定の演算によって配線禁止領域を得た後に、
配線禁止領域ではないが回りを配線禁止領域に囲まれて
いることにより、配線に利用することができない領域を
抽出し、この部分も配線禁止領域として定義する縮約処
理を行う請求項１又は２記載のセルレイアウトライブラ
リの生成方法。 ４、請求項１乃至３の何れか１項に記載のセルレイアウ
トライブラリの生成方法によってセルレイアウトライブ
ラリを生成して半導体集積回路のレイアウトを行うとき
、セルの実体パターン又は論理を変更する必要に応じて
セルの設計に戻り、その変更要求を反映したセルのレイ
アウトライブラリを再びそのセルレイアウトライブラリ
生成方法により生成してレイアウトを進めていく半導体
集積回路のレイアウト方法。[Claims] 1. A cell layout library for defining cell shapes, terminal positions, and wiring-prohibited areas used for automatic placement and routing of semiconductor integrated circuits is optionally specified together with cell substance pattern information. A cell layout library generation method that automatically generates a cell layout library by performing predetermined calculations based on the established rules. 2. Generation of a cell layout library according to claim 1, wherein the predetermined operation includes any operation among area enlargement, union set operation for multiple areas, and intersection set operation according to specified rules. Method. 3. After obtaining the wiring prohibited area by the above predetermined calculation,
Claim 1 or 2: A reduction process is performed in which an area that is not a wiring prohibited area but cannot be used for wiring because it is surrounded by a wiring prohibited area is extracted, and this area is also defined as a wiring prohibited area. How to generate the cell layout library described. 4. When a cell layout library is generated by the cell layout library generation method according to any one of claims 1 to 3 and a semiconductor integrated circuit is laid out, the actual pattern or logic of the cell may be changed if necessary. A semiconductor integrated circuit layout method in which a cell layout library reflecting the change request is generated again using the cell layout library generation method to proceed with the layout.