JPH03242718A - Reset circuit - Google Patents

Abstract

PURPOSE:To use the reset signal as an interrupt input by not performing the reset processing at the time of access to a RAM and preserving data in the RAM even at the time of inputting the reset signal. CONSTITUTION:When a CPU 120 indicates write to a RAM 130, a write signal the inverse of WR goes to logical value '0' and data write to the RAM 130 is started. If a reset signal IRES goes to logical value '1' during this data write, the output of a set/reset flip flop RS-FF 101 goes to logical value '1', but holding is kept in a D latch 102 because the write signal the inverse of WR of the CPU 120 is logical value '0', and the output of the D latch 102 is logical value '0' and an internal reset signal IRES is not outputted. When a write signal WR goes to logical value '1' after data write, the D latch 102 latches the output of the RS-FF 101, and the output of the D latch 102 goes to logical value '1', and the internal reset signal IRES is outputted. Thus, the reset signal can be used as an interrupt input.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリセット回路に関し、特にランダムアクセスメ
モリ（ＲＡＭ）を内蔵する装置におけるリセット回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a reset circuit, and particularly to a reset circuit in a device incorporating a random access memory (RAM).

〔従来の技術〕[Conventional technology]

従来のリセット回路を用いた装置の構成を第５図に示す
。本装置はノイズ除去回路５１０．リセット回路５００
．ＣＰＵ５２０．ＲＡＭ５３０を含む、ここで、リセッ
ト回路５００はセットリセットフリップフロップ（ＲＳ
−ＦＦ）５０１とインバータ５０３とを含み、ＣＰＵ５
２０は内部リセット信号ＩＲＥＳにより初期化される。FIG. 5 shows the configuration of a device using a conventional reset circuit. This device includes a noise removal circuit 510. Reset circuit 500
．． CPU520. The reset circuit 500 includes a RAM 530, where the reset circuit 500 is a set-reset flip-flop (RS
-FF) 501 and an inverter 503, and the CPU 5
20 is initialized by an internal reset signal IRES.

外部からのリセット信号ＲＥＳはノイズ除去回路５１０
を通してリセット回路５００のＲ３−ＦＦ５０１のセッ
ト端子Ｓに入力される。また、ノイズ除去回路５１０の
出力はインバータ５０３を通してＲ３−ＦＦ５０１のリ
セット端子Ｒに入力される。The reset signal RES from the outside is sent to the noise removal circuit 510.
It is input to the set terminal S of R3-FF 501 of the reset circuit 500 through. Further, the output of the noise removal circuit 510 is inputted to the reset terminal R of the R3-FF 501 through the inverter 503.

Ｒ３−ＦＦ５０１の出力が内部リセット信号ＩＲＥＳで
ある。ノイズ除去回路５１０はパルス状のノイズによっ
て内部リセット信号ＩＲＥＳが発生してリセット動作を
することを防止するためのものである。ＣＰＵ５２０は
アドレスバス５４０をデータバス５５０によりＲＡＭ　
５３０と接続され、書込信号ＷＲと読出信号ＲＤをＲＡ
Ｍ　５３０へ出力する。The output of R3-FF501 is the internal reset signal IRES. The noise removal circuit 510 is for preventing the internal reset signal IRES from being generated due to pulsed noise and performing a reset operation. The CPU 520 connects the address bus 540 to the RAM via the data bus 550.
530 and sends the write signal WR and read signal RD to RA.
Output to M530.

次に、従来のリセット回路５００の動作を説明する。リ
セット信号ＲＥＳが論理値”　１　”となると、Ｒ３−
ＦＦ５０１がセットされ、内部リセット信号ＩＲＥＳが
１′°となる。通常、内部動作とリセット信号ＲＥＳは
同期関係がないため、ＲＡＭ５３０に書込み動作中にリ
セット信号ＲＥＳか論理値”　１　”となることがある
。この時の動作タイミングを第６図に示す。リセット信
号ＲＥＳはＣＰＵ５２０の動作とは同期することなく入
力されるため、ＲＡＭ５３０ヘデータ書込み中にリセッ
ト信号ＲＥＳが論理値“°１°°となると、書込信号Ｗ
Ｒの信号幅が図示するように短くなる。なお、通常の信
号幅は図中に破線で示したものである。したがって、デ
ータバス５５０上のデータが書込まれる前に書込み信号
ＷＲが断になるため、ＲＡＭ５３０に誤ったデータが書
込まれてしまう。Next, the operation of the conventional reset circuit 500 will be explained. When the reset signal RES becomes the logical value "1", R3-
The FF 501 is set and the internal reset signal IRES becomes 1'°. Normally, the internal operation and the reset signal RES have no synchronous relationship, so the reset signal RES may have a logic value of "1" during a write operation to the RAM 530. The operation timing at this time is shown in FIG. Since the reset signal RES is input without synchronization with the operation of the CPU 520, when the reset signal RES reaches a logical value of "°1°°" while writing data to the RAM 530, the write signal W
The signal width of R becomes shorter as shown. Note that the normal signal width is indicated by a broken line in the figure. Therefore, since the write signal WR is disconnected before the data on the data bus 550 is written, erroneous data is written to the RAM 530.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

リセット信号は最優先で処理されることから、最優先の
割込みと考えることかできるが、上述した従来のリセッ
ト回路はＲＡＭのデータを破壊する可能性があり、リセ
ット信号が入った時の状態を保存できない。そのため、
割込みとして使用することが困難であるという欠点があ
る。また、リセット信号により装置の同期をとるような
システムでは、ＲＡＭのデータ破壊により正常に同期し
てもプログラム実行が異常になる問題がある。Since the reset signal is processed with the highest priority, it can be considered as the highest priority interrupt, but the conventional reset circuit described above may destroy the data in RAM, and the state when the reset signal is input is Unable to save. Therefore,
The disadvantage is that it is difficult to use as an interrupt. Furthermore, in a system in which devices are synchronized using a reset signal, there is a problem in that program execution becomes abnormal even if the synchronization is normal due to data corruption in the RAM.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のリセット回路はランダムアクセスメモリを内蔵
する装置において、リセット要求があったことを記憶す
る第１の手段と、前記第１の手段の出力を前記ランダム
アクセスメモリに対するアクセス信号と同期させる第２
の手段とを備える。The reset circuit of the present invention is used in a device incorporating a random access memory, and includes a first means for storing that a reset request has been made, and a second means for synchronizing the output of the first means with an access signal for the random access memory.
and the means for

また、前記第２の手段の出力を遅延手段を介して前記第
１の手段に入力し前記第１の手段の記憶状態を解除する
構成であってもよい。Alternatively, the output of the second means may be input to the first means via a delay means to cancel the stored state of the first means.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の第１の実施例のリセット回路を含む装
置の構成を示す。この装置はノイズ除去回路１１０．リ
セット回路１００．ＣＰＵ１２０及びＲＡＭ　１３０を
含む。リセット信号ＲＥＳはノイズ除去回路１１０を通
してＲ５−ＦＦ　１０１のセット端子Ｓに入力される。FIG. 1 shows the configuration of a device including a reset circuit according to a first embodiment of the present invention. This device includes a noise removal circuit 110. Reset circuit 100. It includes a CPU 120 and a RAM 130. The reset signal RES is input to the set terminal S of the R5-FF 101 through the noise removal circuit 110.

また、ノイズ除去回路１１０の出力はインバータ１０３
を通してＲ５−ＦＦ　１０１のリセット端子Ｒに入力さ
れている。Ｒ５−ＦＦ１０１の出力はＤラッチ１０２に
入力される。Ｄラッチ１０２のゲート端子にはＣＰＵ１
２０の書込信号ＷＲが入力される。Ｄラッチ１０２の出
力が内部リセット信号ＩＲＥＳであり、装置内の回路に
供給される。ＣＰＵ１２０はアドレスバス１４０及びデ
ータバス１５０によりＲＡＭ　１３０と接続され、ＲＡ
Ｍ　１３０に対して書込信号ＷＲと読出信号ＲＤを出力
する。Further, the output of the noise removal circuit 110 is transferred to the inverter 103.
It is input to the reset terminal R of R5-FF 101 through the R5-FF 101. The output of R5-FF101 is input to D latch 102. CPU1 is connected to the gate terminal of D latch 102.
20 write signals WR are input. The output of D latch 102 is an internal reset signal IRES, which is supplied to circuits within the device. The CPU 120 is connected to the RAM 130 by an address bus 140 and a data bus 150.
A write signal WR and a read signal RD are output to M130.

この構成において、ＲＡＭ１２０に対して書込中以外に
リセット信号ＲＥＳが論理値゛１”となると、Ｒ３−Ｆ
Ｆ　１０１の出力は論理値“１′′となる。ＣＰＵ１２
０の書込信号ＷＲが論理値“°１″であることから、Ｄ
ラッチ１０２はＲ８ＦＦｌ０Ｉの出力をラッチし、出力
は論理値゛１“となり、内部リセット信号ＩＲＥＳが出
力され、各回路はリセット動作を始める。また、ＲＡＭ
　１３０に対して書込中にリセット信号ＲＥＳが論理値
“１”になった場合の動作を第２図を参照して説明する
。ＣＰＵ１２０がＲＡＭ１３０に対して書込みを指示す
ると、書込信号ＷＲが論理値“０″となり、ＲＡＭ１３
０にデータの書込みを始める（第２図中、タイミングＴ
２）。In this configuration, when the reset signal RES becomes a logical value "1" other than during writing to the RAM 120, R3-F
The output of F101 becomes the logical value "1''. CPU12
Since the write signal WR of 0 has the logical value “°1”, D
The latch 102 latches the output of R8FFl0I, the output becomes a logical value "1", the internal reset signal IRES is output, and each circuit starts a reset operation.
The operation when the reset signal RES becomes a logical value "1" during writing to 130 will be described with reference to FIG. When the CPU 120 instructs the RAM 130 to write, the write signal WR becomes a logical value "0" and the RAM 130
Start writing data to 0 (timing T in Figure 2)
2).

ＲＡＭ１３０に対してデータ書込み中にリセット信号Ｒ
ＥＳが論理値“１″′となると、Ｒ５−ＦＦ１０１の出
力は論理値“１”となるが、ＣＰＵ１２０の書込信号Ｗ
１が論理値“′Ｏ”であるため、Ｄラッチ１０２は保持
を続け、Ｄラッチ１０２の出力は論理値“Ｏ”であり、
内部リセット信号ＩＲＥＳは出力されない（第２図中、
タイミングＴ３）。ＲＡＭ１３０に対するデータ書込み
が終り、ＣＰＵ１２０からの書込信号ＷＲが論理値゛１
″となると、Ｄラッチ１０２はＲ８−ＦＦ１０１の出力
をラッチし、Ｄラッチ１０２の出力は論理値“１″とな
り、内部リセット信号ＩＲＥＳが出力される（第２図中
、タイミングＴ４区間）。Reset signal R during data writing to RAM130
When ES becomes the logical value "1"', the output of R5-FF101 becomes the logical value "1", but the write signal W of the CPU 120
1 is the logical value "'O", the D latch 102 continues to hold, and the output of the D latch 102 is the logical value "O",
The internal reset signal IRES is not output (in Fig. 2,
timing T3). Data writing to the RAM 130 is completed, and the write signal WR from the CPU 120 has a logical value of "1".
'', the D latch 102 latches the output of the R8-FF 101, the output of the D latch 102 has a logical value of "1", and the internal reset signal IRES is output (timing T4 interval in FIG. 2).

第３図は本発明の第２の実施例のリセット回路を含む装
置の構成を示す図である。リセット回路ＲＥＳはノイズ
除去回路３１０を通してＲ３ＦＦ３０１のセット端子Ｓ
に入力されている。FIG. 3 is a diagram showing the configuration of a device including a reset circuit according to a second embodiment of the present invention. The reset circuit RES connects the set terminal S of R3FF301 through the noise removal circuit 310.
has been entered.

Ｒ３−ＦＦ３０１の出力はＤラッチ３０２に入力されて
いる。Ｄラッチ３０２のゲート端子ＧにはＣＰＵ３２０
の書込信号ＷＲが入力される。Ｄラッチ３０２出力が内
部リセット信号ＩＲＥＳである。また、内部リセット信
号ＩＲＥＳは遅延回路３０４を通してＲ３−ＦＦ３０１
のリセット端子Ｒに入力される。遅延回路３０１による
遅延時間をＴＤ、とする。ＣＰＵ３２０はアドレスバス
３４０とデータバス３５０とでＲＡＭ　３３０と接続さ
れ、ＲＡＭ　３３０に対して書込信号ＷＲ及び続出信号
ｒＩを出力する。The output of R3-FF 301 is input to D latch 302. The CPU 320 is connected to the gate terminal G of the D latch 302.
A write signal WR is input. The output of D latch 302 is internal reset signal IRES. Also, the internal reset signal IRES is passed through the delay circuit 304 to R3-FF301.
It is input to the reset terminal R of. Let the delay time by the delay circuit 301 be TD. The CPU 320 is connected to the RAM 330 via an address bus 340 and a data bus 350, and outputs a write signal WR and a continuation signal rI to the RAM 330.

この構成において、ＲＡ　Ｍ　３３０に対してデータ書
込中にリセット信号ＲＥＳか論理値“′１゛′となった
場合の動作を第４図を参照して説明する。In this configuration, the operation when the reset signal RES becomes the logical value "'1" while data is being written to the RAM 330 will be described with reference to FIG.

ＣＰＵ３２０がＲＡ　Ｍ　３３０に対して書込みを指示
し、書込信号ＷＲが論理値“Ｏパとなると、ＲＡＭ３３
０にデータ書込を始める（第４図中、タイミングＴ２）
。ＲＡＭ３３０に対してデータ書込み中にリセット信号
ＲＥＳが論理値“°１゛′となってもＣＰＵ３２０の書
込信号ＷＲが論理値“１パとなるまでは内部リセット信
号ＩＲＥＳは出力されない（第４図中、タイミングＴ３
）。リセット信号ＲＥＳが論理値“Ｏ゛となっても遅延
回路３０４により内部リセット信号ＩＲＥＳが出力され
た後、遅延回路３０４の遅延時間ＴＤ１の間はＲ３−Ｆ
Ｆ３０１のリセット入力は論理値“Ｏ゛′であるため、
Ｒ３−ＦＦ３０１は論理値“１”を出力し、内部リセッ
ト信号は出力される（第４図中、タイミングＴａ　、　
Ｔｓ　）。内部リセット信号ＩＲＥＳが出力されてから
遅延時間ＴＤ、の期間をすぎると、Ｒ８−ＦＦ３０１の
リセット入力か論理値゛１″となり、内部リセット信号
ＩＲＥＳは出力されなくなる（第４図中、タイミングＴ
６）。この実施例では、内部リセット信号の出力時間と
して遅延回路３０４の遅延時間ＴＤ、に相当する分確保
できるため、十分なリセット期間がとれる。When the CPU 320 instructs the RAM 330 to write and the write signal WR becomes the logical value “Opa”, the RAM 33
Start writing data to 0 (timing T2 in Figure 4)
. Even if the reset signal RES becomes a logic value of "1" during data writing to the RAM 330, the internal reset signal IRES is not output until the write signal WR of the CPU 320 becomes a logic value of "1" (Fig. 4). Middle, timing T3
). Even if the reset signal RES becomes the logical value "O", after the internal reset signal IRES is output by the delay circuit 304, R3-F remains unchanged during the delay time TD1 of the delay circuit 304.
Since the reset input of F301 is the logical value “O゛′,
R3-FF301 outputs the logical value "1", and the internal reset signal is output (timing Ta,
Ts). When the delay time TD has passed after the internal reset signal IRES is output, the reset input of R8-FF301 becomes the logical value "1", and the internal reset signal IRES is no longer output (timing T in Fig. 4).
6). In this embodiment, since the output time of the internal reset signal can be secured to correspond to the delay time TD of the delay circuit 304, a sufficient reset period can be secured.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、ＲＡＭに対するア
クセス時にはリセット処理を行わないことにより、リセ
ット信号が入力された時にもＲＡＭのデータを保存でき
るようになり、リセット信号を割込み入力として使用す
ることができる。As explained above, according to the present invention, by not performing reset processing when accessing RAM, data in RAM can be saved even when a reset signal is input, and the reset signal can be used as an interrupt input. I can do it.

Ｆ）、１０２．３０２・・・Ｄラッチ、１０３・・・イ
ンバータ、３０４・・・遅延回路、１１０，３１０・・
・ノイズ除去回路、１２０，３２０・・・ｃｐｕ、１３
０３３０・・・ＲＡＭ、１４０，３４０・・・アドレス
バス、１５０．３５０・・・データバス。F), 102.302...D latch, 103...Inverter, 304...Delay circuit, 110,310...
・Noise removal circuit, 120, 320...cpu, 13
0330...RAM, 140,340...Address bus, 150.350...Data bus.

Claims (1)

【特許請求の範囲】 １、ランダムアクセスメモリを内蔵する装置において、
リセット要求があつたことを記憶する第１の手段と、前
記第１の手段の出力を前記ランダムアクセスメモリに対
するアクセス信号と同期させる第２の手段とを備えるこ
とを特徴とするリセット回路。 ２、前記第２の手段の出力を遅延手段を介して前記第１
の手段に入力し前記第１の手段の記憶状態を解除するこ
とを特徴とする請求項１記載のリセット回路。[Claims] 1. In a device incorporating a random access memory,
A reset circuit comprising: first means for storing that a reset request has been made; and second means for synchronizing the output of the first means with an access signal for the random access memory. 2. The output of the second means is transmitted to the first means through the delay means.
2. The reset circuit according to claim 1, wherein the reset circuit is input to said means to cancel the stored state of said first means.