JPH03240318A - Phase locked loop circuit - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電圧制御発振回路の周波数が、常に、入力
クロックの周波数に一致するように動作するフェーズロ
ックドループ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a phase-locked loop circuit that operates so that the frequency of a voltage controlled oscillation circuit always matches the frequency of an input clock.
第４図は従来のフェーズロックドループ回路（以下、Ｐ
ＬＬ回路という）を示す回路図であり。Figure 4 shows a conventional phase-locked loop circuit (hereinafter referred to as P
1 is a circuit diagram showing a LL circuit.
図において、工は入力クロックｆ工を分周する入力側の
分周回路、２は分周回路工の出力と帰還クロックとの位
相を比較する位相比較回路、３はローパスフィルタ（以
下、ＬＰＦという）、４は電圧制御発振回路、５は分周
回路、６は分周回路ｌと等しい出力側の分周回路、７は
入力クロックｆ１の断検出回路である。In the figure, numeral 1 is an input-side frequency divider circuit that divides the input clock f, 2 is a phase comparison circuit that compares the phase of the output of the frequency divider circuit and the feedback clock, and 3 is a low-pass filter (hereinafter referred to as LPF). ), 4 is a voltage controlled oscillation circuit, 5 is a frequency divider circuit, 6 is an output side frequency divider circuit equal to the frequency divider circuit l, and 7 is a disconnection detection circuit for the input clock f1.
次に動作について説明する。入力タロツクｆ□は入力側
の分周回路１によりＮ分周されてクロックｆ２となり、
これが位相比較回路２に入力される。一方、位相比較回
路２ではクロックｆ２と帰還クロックｆ、（クロックｆ
２ と帰還クロックｆ、は等しい周波数）との位相を比
較し、２つのクロックｆ２． ｆ３の位相が同相となる
ように出力を制御する。位相比較回路２の出力はＬＰＦ
３を通して電圧制御発振回路４に入力され、このＬＰＦ
３の出力電圧に対応して発振周波数が制御される。次に
、電圧制御発振回路４の出力クロックｆ４は分周回路５
でＭ分周されて、クロックｆ５が生成される（入力クロ
ックｆよとクロックｆ５は等しい周波数）。さらにクロ
ックｆ、は出力側の（分周側の）分周回路６でＮ分周さ
れて帰還クロックｆ、となり、これが帰還クロックｆ、
として位相比較回路２に入力される。Next, the operation will be explained. The input tarock f□ is frequency-divided by N by the frequency divider circuit 1 on the input side to become the clock f2,
This is input to the phase comparator circuit 2. On the other hand, in the phase comparison circuit 2, the clock f2 and the feedback clock f, (clock f
2 and the feedback clock f, which have the same frequency), the two clocks f2. The output is controlled so that the phases of f3 are in phase. The output of phase comparison circuit 2 is LPF
3 to the voltage controlled oscillation circuit 4, and this LPF
The oscillation frequency is controlled in accordance with the output voltage of No. 3. Next, the output clock f4 of the voltage controlled oscillation circuit 4 is transmitted to the frequency dividing circuit 5.
The clock f5 is generated by dividing the frequency by M (the input clock f and the clock f5 have the same frequency). Furthermore, the clock f is frequency-divided by N in the output-side (divider-side) frequency dividing circuit 6 to become the feedback clock f, which becomes the feedback clock f,
The signal is input to the phase comparator circuit 2 as a signal.
ここで、もし、入力クロックｆ、が断となった場合は、
断検出回路７がその断の検出を行い、分周回路１，６お
よび位相比較回路２の動作を停止させ、電圧制御発振回
路４をフリーランさせる。Here, if the input clock f is disconnected,
The disconnection detection circuit 7 detects the disconnection, stops the operations of the frequency dividing circuits 1 and 6 and the phase comparator circuit 2, and causes the voltage controlled oscillation circuit 4 to free run.
これを、第５図にＮ＝４とした場合のタイムチャートに
ついて述べる。いま、入カクロツクｆ工が３クロック分
゛断′状態となったとすると、を時間経過を断検出回路
７で検出して、クロック断と判断する。このとき、分周
回路１，６は動作を停止させるので、それぞれＱ’、”
２’でカウントを停止している。また、この時は位相比
較回路２の動作も停止しているため、位相差は生起しな
い。ここで、入力クロックｆ工が再入力されると、分周
回路１，６はそれぞれ異なるカウント値からカウントが
開始されるため、第５図に示すように位相差が生起する
。A time chart for the case where N=4 will be described in FIG. 5. Assuming that the input clock F is interrupted for three clocks, the interruption detection circuit 7 detects the passage of time and determines that the clock is interrupted. At this time, the frequency dividing circuits 1 and 6 stop their operation, so Q', "
Counting stops at 2'. Further, at this time, since the operation of the phase comparator circuit 2 is also stopped, no phase difference occurs. Here, when the input clock f is inputted again, the frequency dividing circuits 1 and 6 start counting from different count values, so that a phase difference occurs as shown in FIG. 5.
従来のＰＬＬ回路は以上のように構成されているので、
断検出を行っている間、帰還クロック側である出力側の
分周回路６のみにクロックが入力されてカウントが進め
られ、従って、入力クロックｆ１の入力が再開されたと
きに、入力クロックｆ１の分周回路１の出力と出力側の
分周回路６の出力の各カウント値が異なることにより１
位相比較回路２において不必要な位相差が生起するなど
の課題があった。Since the conventional PLL circuit is configured as described above,
While the disconnection detection is being performed, the clock is input only to the frequency divider circuit 6 on the output side, which is the feedback clock side, and the count is advanced. Therefore, when the input of the input clock f1 is restarted, the input clock f1 is 1 due to the difference in the count values of the output of the frequency divider circuit 1 and the output of the output side frequency divider circuit 6.
There were problems such as an unnecessary phase difference occurring in the phase comparator circuit 2.
なお、類似先行技術として特開昭６４−８５４２６号公
報に示されたものがある。Incidentally, there is a similar prior art disclosed in Japanese Patent Application Laid-open No. 85426/1983.
この発明は上記のような課題を解消するためになされた
もので、入力クロックの断が検出された後、再びこの入
力クロックが復帰する際に、位相比較回路において不必
要な位相差が生起するのを防止できるＰＬＬ回路を得る
ことを目的とする。This invention was made to solve the above-mentioned problem, and when the input clock is restored after the disconnection of the input clock is detected, an unnecessary phase difference occurs in the phase comparator circuit. An object of the present invention is to obtain a PLL circuit that can prevent this.
この発明に係るＰＬＬ回路は、断検出回路によって入力
クロックの断が検出されたとき、入力側の分周回路およ
び出力側の分周回路の少なくとも一方に対して、制御回
路によりこれらの各分周回路におけるカウンタのカウン
ト値を互いに等しくするような最適値をロードするよう
にしたものである。In the PLL circuit according to the present invention, when a disconnection of the input clock is detected by the disconnection detection circuit, the control circuit controls each of the frequency dividing circuits for at least one of the input side frequency dividing circuit and the output side frequency dividing circuit. The optimum value is loaded to make the count values of the counters in the circuit equal to each other.
この発明における制御回路は、断検出回路によって入力
クロックの断が検出されたときに、入力側の分周回路の
カウンタに記憶されている値を。The control circuit according to the present invention calculates the value stored in the counter of the frequency dividing circuit on the input side when the disconnection of the input clock is detected by the disconnection detection circuit.
出力側の分周回路のカウンタに書き込んだり、入力側お
よび出力側の分周回路の各カウンタの値を読み出して、
入力クロック復帰後のカウント値の最適値を求め、これ
を各分周回路のカウンタに書き込むように動作し、これ
によって入力クロックの復帰時における入力クロックと
帰還クロックの位相のずれを解消するように機能する。Write to the counter of the frequency divider circuit on the output side, read the value of each counter of the frequency divider circuit on the input side and output side,
It operates to find the optimal count value after the input clock returns and writes it to the counter of each frequency divider circuit, thereby eliminating the phase shift between the input clock and the feedback clock when the input clock returns. Function.
以下、この発明の一実施例を図について説明する。第１
図において、１は入力クロックｆ１をＮ分周する入力側
の分周回路、２は分周回路１からのクロックｆ２と帰還
クロックｆ、との位相を比較する位相比較回路、３はＬ
ＰＦ、４は電圧制御発振回路、５は電圧制御発振回路４
が出力するクロックｆ４をＭ分周する分周回路、６はク
ロックｆ、をＮ分周する機能を有し、また、分局回路上
の出力カウンタ値を書き込むことが可能な出力側の分周
回路、７は入カクロツクｆ工の断を検出するとともに、
分周回路１２２位相比較路２および分周回路６の動作を
制御する断検出回路、８は断検出信号にもとづいて、分
周回路１に対する入力クロックｆ工のカウンタ値を、分
周回路６にロードする制御回路である。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 1 is an input-side frequency dividing circuit that divides the input clock f1 by N, 2 is a phase comparison circuit that compares the phases of the clock f2 from the frequency dividing circuit 1 and the feedback clock f, and 3 is an L
PF, 4 is a voltage controlled oscillation circuit, 5 is a voltage controlled oscillation circuit 4
6 is a frequency dividing circuit on the output side that has a function of dividing the clock f4 output by M by N, and also has the function of dividing the clock f4 by N, and is also capable of writing the output counter value on the division circuit. , 7 detects a break in the input clock f, and
A disconnection detection circuit 8 that controls the operation of the frequency divider circuit 122 and the phase comparator 2 and the frequency divider circuit 6 transmits the counter value of the input clock f to the frequency divider circuit 1 to the frequency divider circuit 6 based on the disconnection detection signal. This is the control circuit to load.
次に動作について説明する。入力クロツクｆ工は分周回
路１においてＮ分周され、クロックｆ２が生成される。Next, the operation will be explained. The input clock f is frequency-divided by N in a frequency divider circuit 1 to generate a clock f2.
位相比較回路２ではこのクロックｆ２と帰還クロックｆ
、（クロックｆ２ と帰還クロックｆ、は等周波数）の
位相を比較し５位相差が零になるようにループ回路出力
を調整する。位相比較回路２の出力はＬＰＦ３を通り電
圧制御発振回路４に入力され、発振出力が調節される。In the phase comparator circuit 2, this clock f2 and the feedback clock f
, (the clock f2 and the feedback clock f have the same frequency), and the loop circuit output is adjusted so that the phase difference becomes zero. The output of the phase comparison circuit 2 passes through the LPF 3 and is input to the voltage controlled oscillation circuit 4, where the oscillation output is adjusted.
電圧制御発振回路４の出力クロックｆ４は分周回路５に
よりＭ分周され、入力クロックｆ１と等周波数であるク
ロックｆ、が生成される。さらに、クロックｆ５は分周
回路６によりＮ分周され、クロックｆ２ と等周波数の
帰還クロックｆ、が生成される。The output clock f4 of the voltage controlled oscillation circuit 4 is frequency-divided by M by the frequency divider circuit 5 to generate a clock f having the same frequency as the input clock f1. Furthermore, the frequency of the clock f5 is divided by N by the frequency dividing circuit 6, and a feedback clock f having the same frequency as the clock f2 is generated.
ここで、もし、入力クロックｆ１が断状態になると５時
間ｔの間入カクロツクｆ工が存在しなし１ことを確認し
てから、断検出回路７は断を検出する。そして、分周回
路１，６の分局機能と位相比較回路２の動作をともに停
止させる。時間ｔの間入力クロックは存在しないので、
分周回路１内のカウント値はカウントアツプされないが
、分周回路６内のカウント値はクロックｆ５が存在する
のでカウントアツプする。従って、この時間ｔ（断検出
時間）の間に、両分周回路１，６内のカウント値に違い
が生じ、位相のずれが生起し、その位相のずれを残した
ままカウンタは停止する。Here, if the input clock f1 is cut off, the cutoff detection circuit 7 detects the cutoff after confirming that there is no input clock f1 for 5 hours t. Then, both the division functions of the frequency dividing circuits 1 and 6 and the operation of the phase comparator circuit 2 are stopped. Since there is no input clock during time t,
The count value in the frequency divider circuit 1 is not counted up, but the count value in the frequency divider circuit 6 is counted up because the clock f5 is present. Therefore, during this time t (off detection time), a difference occurs between the count values in both the frequency dividing circuits 1 and 6, a phase shift occurs, and the counter stops with the phase shift remaining.
もし、この状態のまま、入力クロックｆ１ が復帰する
と、断検出時間ｔの間の位相のずれが復帰後の位相のず
れとして関係してくるが、制御回路８は断検出信号を受
信すると、分周回路１内のカウンタに記憶されている値
を分周回路６内のカウンタに書き込む制御を行う。従っ
て、入力クロックｆ□が再生した時、両分周回路１，６
内のカウント値は等しくなり、クロックｆ２ と帰還ク
ロックｆ、との間で不必要な位相のずれは生起しないこ
とになる。If the input clock f1 returns in this state, the phase shift during the disconnection detection time t will be related to the phase shift after recovery, but when the control circuit 8 receives the disconnection detection signal, Control is performed to write the value stored in the counter in frequency circuit 1 to the counter in frequency divider circuit 6. Therefore, when the input clock f□ is regenerated, both frequency dividing circuits 1 and 6
The count values within will be equal, and no unnecessary phase shift will occur between the clock f2 and the feedback clock f.
第２図にＮ＝４の場合のタイムチャートを示す。FIG. 2 shows a time chart when N=4.
これによれば、入力クロックｆ１が゛断′となると、を
時間経過後に、断検出回路７は゛断′を検出し、この検
出後、制御回路８により分周回路１のカウント値゛Ｏ′
が分周回路６にロードされ、この分周回路６のカウント
値が２′から０′に変更される。従って、入力クロック
ｆ、が復帰しても、それぞれの分周回路１，６のカウン
ト値が０′より開始されるので、位相差が生起しない。According to this, when the input clock f1 is cut off, the cutoff detection circuit 7 detects the cutoff after a period of time elapses, and after this detection, the control circuit 8 causes the count value of the frequency dividing circuit 1 to be
is loaded into the frequency divider circuit 6, and the count value of the frequency divider circuit 6 is changed from 2' to 0'. Therefore, even if the input clock f is restored, the count values of the respective frequency dividing circuits 1 and 6 start from 0', so that no phase difference occurs.
なお、上記実施例では入力クロックｆ工の断検出時に、
入力側の分周回路１内のカウンタの値を、出力側の分周
回路６内のカウンタに直接書き込むものを示したが、断
検出時に入力側の分周回路１内のカウンタの値と出力側
の分周回路６内のカウンタの値とを、制御回路８内に読
み込んだ後、制御回路８内で２つの値を検討し、そして
最適値をそれぞれのカウンタに書き込むように制御し、
それに加えて断検出信号の送出制御も行うようにしても
よい。これを、第３図について説明すると。In addition, in the above embodiment, when the disconnection of the input clock f is detected,
The counter value in the input side frequency divider circuit 1 is written directly to the counter in the output side frequency divider circuit 6, but when disconnection is detected, the counter value in the input side frequency divider circuit 1 and the output After reading the value of the counter in the frequency dividing circuit 6 on the side into the control circuit 8, the control circuit 8 examines the two values, and controls the control circuit 8 to write the optimum value to each counter,
In addition to this, sending control of the disconnection detection signal may also be performed. This will be explained with reference to FIG.
入力クロックｆ１の断が検出された時には、検出信号は
制御回路８に入力される。このため、制御回路８は分周
回路１，６の分局動作と位相比較回路２の動作を停止さ
せる。このとき、制御回路８は分周回路１．６内にそれ
ぞれ存在するカウンタの値を読み出して、入力クロック
ｆ１の復帰後のカウンタの最適値を上記の２つのカウン
タの値より求めた後、これを分周回路１，６内に存在す
るカウンタに書き込む。このように、この書き込む値が
各分周回路１，６において等しくなれば、第１図の動作
の場合と同様に、位相差の生起を回避することができる
。When disconnection of the input clock f1 is detected, a detection signal is input to the control circuit 8. Therefore, the control circuit 8 stops the division operations of the frequency dividing circuits 1 and 6 and the operation of the phase comparison circuit 2. At this time, the control circuit 8 reads out the values of the counters respectively present in the frequency dividing circuit 1.6, determines the optimal value of the counter after the return of the input clock f1 from the values of the above two counters, and then calculates the optimum value of the counter after the return of the input clock f1. is written to the counters in the frequency divider circuits 1 and 6. In this way, if the values to be written are equal in each of the frequency dividing circuits 1 and 6, it is possible to avoid the occurrence of a phase difference, as in the case of the operation shown in FIG.
以上のように、この発明によれば断検出回路によって入
力クロックの断が検出されたとき、入力側の分周回路お
よび出力側の分周回路の少なくとも一方に対して、制御
回路によりこれらの各分周回路におけるカウンタのカウ
ント値を互いに等しくするような最適値をロードするよ
うに構成したので、入力クロックｆ工が断となった後、
再び復帰した時の位相比較回路に入力される入力クロッ
クと帰還クロックとの不必要な位相のずれを防止できる
ものが得られる効果がある。As described above, according to the present invention, when a disconnection of the input clock is detected by the disconnection detection circuit, the control circuit controls at least one of the input-side frequency divider circuit and the output-side frequency divider circuit. Since the configuration is configured to load the optimal values that make the count values of the counters in the frequency divider circuit equal to each other, after the input clock f is disconnected,
This has the effect of preventing unnecessary phase shift between the input clock input to the phase comparator circuit and the feedback clock when the phase comparator circuit returns to normal state.
第１図はこの発明の一実施例によるＰＬＬ回路を示す回
路図、第２図は第１図のＰＬＬ回路各部の信号波形を示
すタイムチャート図、第３図はこの発明の他の実施例を
示すＰＬＬ回路の回路図、第４図は従来のＰＬＬ回路を
示す回路図、第Ｓ図は第４図のＰＬＬ回路各部の信号波
形を示すタイムチャート図である。
１は入力側の分周回路、２は位相比較回路、３はローパ
スフィルタ（ＬＰＦ）、４は電圧制御発振回路、６は出
力側の分周回路、７は断検出回路、８は制御回路。
なお１図中、同一符号は同一、または相当部分を示す。
（外２名）
３ ローパスフイ）レタ（ＬＰ Ｆ ）４電圧制御拳オ
反Ｕ３路
制御団跡FIG. 1 is a circuit diagram showing a PLL circuit according to an embodiment of the present invention, FIG. 2 is a time chart diagram showing signal waveforms of various parts of the PLL circuit of FIG. 1, and FIG. 3 is a circuit diagram showing another embodiment of the present invention. FIG. 4 is a circuit diagram showing a conventional PLL circuit, and FIG. S is a time chart showing signal waveforms at various parts of the PLL circuit shown in FIG. 1 is a frequency divider circuit on the input side, 2 is a phase comparison circuit, 3 is a low-pass filter (LPF), 4 is a voltage controlled oscillation circuit, 6 is a frequency divider circuit on the output side, 7 is an disconnection detection circuit, and 8 is a control circuit. In Figure 1, the same reference numerals indicate the same or equivalent parts. (2 other people) 3 Low Pass Fi) Leta (LP F) 4 Voltage Control Fist Opel U3 Road Control Team Ruins
Claims (1)
回路で分周したクロックおよび帰還クロックの各位相を
比較する位相比較回路と、この位相比較回路が出力する
クロックの位相差出力を平滑化するローパスフィルタと
、このローパスフィルタの出力レベルに対応した周波数
の信号を出力する電圧制御発振回路と、この電圧制御発
振回路の出力を分周して上記帰還クロックを生成する出
力側の分周回路と、上記入力クロックの断を検出して上
記入力側の分周回路および出力側の分周回路の動作を停
止させる断検出回路とを備えたフェーズロックドループ
回路において、上記断検出回路による入力クロックの断
検出後、上記入力側の分周回路および出力側の分周回路
の少なくとも一方に、これらの各カウンタのカウント値
を等しくするような最適値をロードする制御回路を設け
たことを特徴とするフェーズロックドループ回路。A frequency divider circuit on the input side that divides the input clock, a phase comparator circuit that compares each phase of the clock frequency divided by this frequency divider circuit and the feedback clock, and a phase difference output of the clock output by this phase comparator circuit. A low-pass filter for smoothing, a voltage-controlled oscillator circuit that outputs a signal with a frequency corresponding to the output level of this low-pass filter, and an output-side divider that divides the output of this voltage-controlled oscillator circuit to generate the feedback clock. A phase-locked loop circuit comprising a clock circuit and a disconnection detection circuit that detects disconnection of the input clock and stops the operation of the input-side frequency divider circuit and the output-side frequency divider circuit. A control circuit is provided that loads an optimum value to equalize the count values of each of these counters to at least one of the input-side frequency divider circuit and the output-side frequency divider circuit after an interruption of the input clock is detected. Features a phase-locked loop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037899A JPH03240318A (en) | 1990-02-19 | 1990-02-19 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037899A JPH03240318A (en) | 1990-02-19 | 1990-02-19 | Phase locked loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240318A true JPH03240318A (en) | 1991-10-25 |
Family
ID=12510389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037899A Pending JPH03240318A (en) | 1990-02-19 | 1990-02-19 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240318A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006038869B3 (en) * | 2006-08-18 | 2008-04-10 | Texas Instruments Deutschland Gmbh | Method for operating a phase-locked loop (PLL circuit) |
-
1990
- 1990-02-19 JP JP2037899A patent/JPH03240318A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006038869B3 (en) * | 2006-08-18 | 2008-04-10 | Texas Instruments Deutschland Gmbh | Method for operating a phase-locked loop (PLL circuit) |
| US7868670B2 (en) | 2006-08-18 | 2011-01-11 | Texas Instruments Deutschland Gmbh | Phase-locked loop (PLL) circuit and method |
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