JPH03238533A

JPH03238533A - Microcomputer

Info

Publication number: JPH03238533A
Application number: JP2035437A
Authority: JP
Inventors: Takatoshi Koga; 古賀　隆俊
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-15
Filing date: 1990-02-15
Publication date: 1991-10-24

Abstract

PURPOSE:To observe even information being in course of data processing from a bus interface terminal by providing a circuit which outputs the contents of an internal bus to the bus interface terminal based on a control signal. CONSTITUTION:When a control signal 26 is '0', the address latched in a latch circuit 12 and data are outputted in the same manner as conventional. When the control signal 26 is '1', an AND circuit 25 is selected. Consequently, the information of an internal bus 11 is always observed from the bus interface terminal 20. Thus, even the data which is put on the internal bus 11 during the execution of processing of data generation in this microcomputer and is in the course of processing is observed.

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、内部バス上のアドレスとデータをラッチし、
バスインターフェイス端子に出力するバスインターフェ
イス回路を有するマイクロコンピュータに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention latches addresses and data on an internal bus,
The present invention relates to a microcomputer having a bus interface circuit that outputs to a bus interface terminal.

〔従来の技術〕[Conventional technology]

従来、この種のバスインターフェイス回路は、第５図に
示すように、アドレスラッチクロック４１とデータラッ
チクロック４２を入力とするオア回路３３，３８、オア
回路３３の出力を反転するインバータ３４と、オア回路
３３の出力が“ｌ”となると内部バス３１上のアドレス
、データをラッチするラッチ回路３２と、ラッチ回路３
２の出力とアドレスラッチクロック４１、データラッチ
クロック４２のそれぞれ論理積をとるアンド回路３５．
３６と、アンド回路３５．３６の出力を人力とするオア
回路３７と、オア回路３８の出力が”１”のときオア回
路３７の出力をバスインターフェイス端子４０に出力す
るドライバ３９で構成されており、その動作タイミング
は内部バス３１にアドレスがのっている時はアドレスラ
ッチクロック４１に基づきラッチ回路３２がアドレスを
取り込みアンド回路３５によりバスインターフェイス端
子４０よりアドレスが出力される。マイクロコンピュー
タが演算処理などを行なっている時には処理中のデータ
が内部バス３１にのっておりその時はバスインターフェ
イス端子４０はハイインピータンスになっている。次に
、マイクロコンピュータの処理か終了しデータか内部バ
ス３１にのっている時にはデータラッチクロック４２に
基つきラッチ回路３２かデータを取り込みアンド回路３
６によりバスインターフェイス端子４ｏよりデータか出
力される。Conventionally, this type of bus interface circuit, as shown in FIG. When the output of the circuit 33 becomes "L", the latch circuit 32 latches the address and data on the internal bus 31, and the latch circuit 3
AND circuit 35.2 which ANDs the output of address latch clock 41 and data latch clock 42.
36, an OR circuit 37 which uses the output of the AND circuit 35 and 36 manually, and a driver 39 which outputs the output of the OR circuit 37 to the bus interface terminal 40 when the output of the OR circuit 38 is "1". When an address is on the internal bus 31, the latch circuit 32 takes in the address based on the address latch clock 41, and the AND circuit 35 outputs the address from the bus interface terminal 40. When the microcomputer is performing arithmetic processing, the data being processed is carried on the internal bus 31, and at that time the bus interface terminal 40 is at high impedance. Next, when the microcomputer has finished processing and the data is on the internal bus 31, the latch circuit 32 fetches the data based on the data latch clock 42 and the AND circuit 3
6, data is output from the bus interface terminal 4o.

（発明か解決しようとする課題）上連した従来のマイクロコンピュータのバス−インター
フェイス回路は、アドレスとデータ情報のみしか出力で
きず、そのデータを生成する途中の処理においてその状
態を観測てきないため、不良品除去のテスト時において
検出率の高いテストが期待てきないという欠点かある。(Problem to be solved by the invention) The bus-interface circuit of the conventional microcomputer mentioned above can only output address and data information, and the state cannot be observed during the process of generating the data. The drawback is that a test with a high detection rate cannot be expected when testing to eliminate defective products.

本発明の目的は、マイクロコンピュータがデータ処理中
の情報をバスインターフェイス端子に出力することかで
きるマイクロコンピュータを提供することＣある。An object of the present invention is to provide a microcomputer that can output information during data processing to a bus interface terminal.

（課題を解決するための手段〕本発明のマイクロコンピュータは、制御信号に基づいて
バスインターフェイス回路の出力を禁止し、内部バスの
データをバスインターフェイス端子より出力する回路を
有している。(Means for Solving the Problems) A microcomputer of the present invention includes a circuit that inhibits output of a bus interface circuit based on a control signal and outputs data on an internal bus from a bus interface terminal.

（作　用）したかって、データ生成処理の途中における内部バスの
状態をバスインターフェイス端子より出力できる。(Function) Therefore, the state of the internal bus during data generation processing can be output from the bus interface terminal.

（実施例）次に、本発明の実施例について図面を参照して説明する
。(Example) Next, an example of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のマイクロコンピュータの要
部の回路図、第２図、第３図はその動作を示すタイ旦ン
グ図である。FIG. 1 is a circuit diagram of a main part of a microcomputer according to an embodiment of the present invention, and FIGS. 2 and 3 are timing diagrams showing its operation.

このマイクロコンピュータは、アドレスクロック２１と
データラッチクロック２２を人力とするオア回路１３と
、オア回路１３の出力を反転′１−るインバータ１４と
、オア回路１３の出力か”１”となると内部バス１１−
Ｅのアドレス、データをラッチするラッチ回路１２と、
制御信号入力端子２３ど、制御信号入力端子２３からの
制御信号２６を反転するインバータ２４と、アドレスラ
ッチクロック２１とラッチ回路１２の出力とインバータ
２４の出力の論理積をとるアンド回路１５と、データラ
ッチクロック２２とラッチ回路１２の出力とインバータ
２４の出力の論理積をとるアント回路１６と、制御信号
２６が”ｌ”のとき内部バス１の内容を出力するアンド
回路２５と、アント回路１５，１６．２５の出力を入力
とするオア回路１７と、アドレスラッチクロック２１と
データラッチクロック２２と制御信号２６を人力とする
オアｌ！１路１８と、オア回路１８の出力が”１”のと
きオア回路１７の出力をバスインターフェイス端子２０
に出力するトライバ１９を有している。This microcomputer includes an OR circuit 13 which uses an address clock 21 and a data latch clock 22 manually, an inverter 14 which inverts the output of the OR circuit 13, and an internal bus when the output of the OR circuit 13 becomes "1". 11-
a latch circuit 12 that latches the address and data of E;
an inverter 24 that inverts the control signal 26 from the control signal input terminal 23, an AND circuit 15 that takes the logical product of the address latch clock 21, the output of the latch circuit 12, and the output of the inverter 24; An ant circuit 16 that takes the AND of the latch clock 22, the output of the latch circuit 12, and the output of the inverter 24, an AND circuit 25 that outputs the contents of the internal bus 1 when the control signal 26 is "L", an ant circuit 15, The OR circuit 17 receives the output of 16.25 as input, and the OR circuit 17 receives the address latch clock 21, data latch clock 22, and control signal 26 manually. 1 path 18, and when the output of the OR circuit 18 is "1", the output of the OR circuit 17 is connected to the bus interface terminal 20.
It has a driver 19 for outputting to.

次に、この回路の動作を第２図、第３図のタイミンク図
に従って説明する。Next, the operation of this circuit will be explained according to the timing diagrams shown in FIGS. 2 and 3.

まず、制御信号２６が”０”のときは従来例と同じくラ
ッチ回路１２にラッチされているアドレスとデータか第
２図のように出力される。次に、制御信号２６か“１”
のときはアンド回路２５が選択されるので、第３図のよ
うに、内部バス１１の情報が常時、バスインターフェイ
ス端子２ｏより観測される。つまりマイクロコンピュー
タ内部でデータを生成するための処理を実行中に内部バ
ス１１に乗ってくる処理中のデータも観測てきる。First, when the control signal 26 is "0", the address and data latched by the latch circuit 12 are output as shown in FIG. 2, as in the conventional example. Next, the control signal 26 or “1”
Since the AND circuit 25 is selected in this case, the information on the internal bus 11 is always observed from the bus interface terminal 2o, as shown in FIG. That is, while the microcomputer is executing processing to generate data, the data being processed that comes on the internal bus 11 can also be observed.

第４図は本発明の第２の実施例の回路図である。この場
合制御信号２６を生成するのに端子を用いず、ラッチク
ロック２９に基づき内部バス１１の値をラッチ回路２８
が取り込むことにより実現しているため、端子が増加し
ないという利点かある。FIG. 4 is a circuit diagram of a second embodiment of the present invention. In this case, no terminal is used to generate the control signal 26, and the value of the internal bus 11 is transferred to the latch circuit 28 based on the latch clock 29.
This is achieved by incorporating the terminals, which has the advantage of not increasing the number of terminals.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、制御信号に基づき内部バ
スの内容をバスインターフェイス端子に出力する回路を
有することにより、本来のバスインターフェイス回路の
機能は保ったままマイクロコンピュータがデータ処理中
の情報までもバスインターフェイス端子より観測できる
ため、不良品除去という場面において高検出率のテスト
が実現できる効果がある。As explained above, the present invention has a circuit that outputs the contents of the internal bus to the bus interface terminal based on the control signal, so that the information being processed by the microcomputer can be transmitted while maintaining the original function of the bus interface circuit. Since it can also be observed from the bus interface terminal, it has the effect of realizing a test with a high detection rate when removing defective products.

【図面の簡単な説明】[Brief explanation of drawings]

第１区は本発明の第１の実施例のマイクロコンピュータ
の回路図、第２図、第３図は本実施例の回路動作を示す
タイミンク図、第４図は本発明の第２の実施例のマイク
ロコンピュータの回路図、第５図は従来例の回路図であ
る。１１・・・・・・・・・内部バス、　１２・・・・・・
ラッチ回路、１３、・・・・・・オア回路、　　１４・
・・・・・インバータ、１５．１６・・・アント回路、１７．１８・・・オアゲート、１９・・・・・・ドライ
バ、２０・・・・・・・・・バスインターフェイス端子
、２１・・・・・・・・・アドレスラッチクロック、２
２・・・・・・・・・データラッチクロック、２３・・
・・・・・・・制御信号入力端ｆ、２４・・・・・・・
・・インバータ、２５・・・・・・アントゲート、２５
・・・・・−・・・制御信号、２７・・・・・・・・・インバータ、２８・・・・・・
ラッチ回路、２９・・・・・・・・・ラッチクロック。Section 1 is a circuit diagram of a microcomputer according to a first embodiment of the present invention, FIGS. 2 and 3 are timing diagrams showing the circuit operation of this embodiment, and FIG. 4 is a circuit diagram of a microcomputer according to a second embodiment of the present invention. FIG. 5 is a circuit diagram of a conventional example. 11・・・・・・Internal bus, 12・・・・・・
Latch circuit, 13, ... OR circuit, 14.
... Inverter, 15.16 ... Ant circuit, 17.18 ... OR gate, 19 ... Driver, 20 ... Bus interface terminal, 21 ...・・・・・・Address latch clock, 2
2... Data latch clock, 23...
......Control signal input terminal f, 24...
... Inverter, 25 ... Ant Gate, 25
.....control signal, 27..inverter, 28..
Latch circuit, 29...Latch clock.

Claims

【特許請求の範囲】１、内部バス上のアドレスとデータをラッチし、バスイ
ンターフェイス端子に出力するバスインターフェイス回
路を有するマイクロコンピュータにおいて、制御信号に基づいて前記バスインターフェイス回路の出
力を禁止し、前記内部バスの内容を前記バスインターフ
ェイス端子に出力する回路を有することを特徴とするマ
イクロコンピュータ。[Claims] 1. In a microcomputer having a bus interface circuit that latches addresses and data on an internal bus and outputs them to a bus interface terminal, the output of the bus interface circuit is prohibited based on a control signal, and the A microcomputer comprising a circuit that outputs the contents of an internal bus to the bus interface terminal.