JPH03236633A - Viterbi decoding circuit - Google Patents

Abstract

PURPOSE:To quicken a Viterbi decoding circuit and to attain large scale circuit integration by forming a path memory circuit with (N+1) stages of shift registers with respect to a truncation code length N and providing a pulse estimate circuit for each stage of the shift registers. CONSTITUTION:A path data 8 in the state at a current time is held in a 1st stage shift register 230 (S10-SMO) of a shift register 23 by a shift clock 22 from a clock control 1. Then path data up to previous time N are sequentially shifted and held from a 2nd stage shift register 231 to (N+1)th stage of shift register 23N. Path estimate is implemented at each stage of path estimate circuit 13 by inputting a shift register data 24 to data selectors (DSO-DSN) provided in each stage and selecting a path data with a path estimate data 14 of one preceding stage. In this case, a selector data of a 1st stage data selector 11 is an initial state position data 19. Then a data 25 at the final stage of path estimate is latched to a decoding data latch 17 to obtain a decoding data 18.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル無線機等において畳込み符号のも
つ繰す返し構造を利用して最尤復号を効率的に実行する
ビタビ復号回路に関し、特にｗＡシ訂正復号を行うビタ
ビ復号回路の改良に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a Viterbi decoding circuit that efficiently performs maximum likelihood decoding using the repetition structure of convolutional codes in digital radio equipment, etc. In particular, the present invention relates to an improvement of a Viterbi decoding circuit that performs wA correction decoding.

〔従来の技術〕[Conventional technology]

従来のビタビ復号回路における、パスメモリ回路及びパ
ス推定回路を第３図、第４図を用いて説明する。A path memory circuit and a path estimation circuit in a conventional Viterbi decoding circuit will be explained with reference to FIGS. 3 and 4.

この従来のビタビ復号回路は、畳込み符号器の拘束長に
に対して、長さＫ−１ビットのデータ列に含まれる情報
ビットの組合せを表わす各状態に対応して尤度の加算・
比較・選択を行うＡＣＳ（ＡｄｄＣｏｍｐａｒｅ　５ｅ
ｌｅｃｔ）回路（図示せず）を備え、各時刻ステップご
とに、そのＡＣＳ回路よ多出力される状態のパスデータ
（ＰＤＩ〜ＰＤＭ）８を、パスデータメモリ９の、打切
勺符号長Ｎに対しＮ＋１のアドレスＡＤｏ％ＡＤＮの領
域に繰シ返えし記録する。This conventional Viterbi decoding circuit performs likelihood addition and processing corresponding to each state representing a combination of information bits included in a data string of length K-1 bits, with respect to the constraint length of a convolutional encoder.
ACS (AddCompare 5e) that performs comparison and selection
The path data (PDI to PDM) 8, which is output in large numbers from the ACS circuit at each time step, is sent to the truncated code length N in the path data memory 9. Recording is repeated in the area of address ADo%ADN of N+1.

そして、記録した過去Ｎ時刻ステップの状態のパスデー
タ８を、１時刻ステップずつバスデータメモリ９より読
出し、順次パス推定回路１３でパス推定して、Ｎ時刻以
前の情報データを復号するものとなっている。このとき
、パスデータメモリ９における書込み・読出しの制御は
、クロックコントロール１からの書込みカウンタクロッ
ク２．読出しカウンタクロック３．書込み・読出し切換
信号４によう制御されるようになって＞ｙ、かかる詳細
動作を第４図のタイミングチャートを参照して以下に説
明する。Then, the path data 8 recorded in the past N time steps is read out from the bus data memory 9 one time step at a time, and the path estimation circuit 13 sequentially estimates the path to decode the information data before N times. ing. At this time, writing/reading in the path data memory 9 is controlled by the write counter clock 2. Read counter clock 3. The detailed operation will be described below with reference to the timing chart of FIG. 4, which is controlled by the write/read switching signal 4.

すなわち、ＡＣＳ回路からの第４図（、）に示す状態の
パスデータ（ＰＤ　（１１、ＰＤ（２＋　、・・・）８
は、時刻ステップごとに、クロックコントロール１の書
込みカウンタクロック２（第４図（ｂ））により、書込
み用アドレスカウンタ５でカウントアツプ出力される書
込みアドレスデータ７ａのアドレスＡＤｏ〜ＡＤ、に従
い（第４図（ｃ））、第４図（ｆ）に示す書込み・読出
し切換信号４のｒＬ（＝Ｗ）Ｊのタイミングでパスデー
タメモリ９に書込１れる。そして、このパスデータメモ
リ９への書込みアドレスは、打切υ符号長Ｎに対しＮ＋
１回周期で、ＡＤ、〜ＡＤＨのアドレスを繰す返えしく
第４図（ｃ））、そのパスデータメモリ９には、現時刻
から過去Ｎ時刻管での状態のパスデータ８が記憶される
。That is, the path data (PD(11, PD(2+,...)8) in the state shown in FIG. 4(,) from the ACS circuit is
is calculated according to the addresses ADo to AD of the write address data 7a counted up and outputted by the write address counter 5 by the write counter clock 2 (FIG. 4(b)) of the clock control 1 at each time step (the fourth 1 is written into the path data memory 9 at the timing rL(=W)J of the write/read switching signal 4 shown in FIG. 4(c)) and FIG. 4(f). The write address to this path data memory 9 is N+ for the aborted υ code length N.
The addresses AD, to ADH are repeated in one cycle (FIG. 4(c)), and the path data 8 of the state from the current time to the past N times is stored in the path data memory 9. Ru.

次に、書込み・読出し切換信号４をｒＨ（＝Ｒ）Ｊとし
く第４図（ｆ））、パスデータメモリ９に記憶された過
去Ｎ時刻管でのパスデータを、第４図（ｄ）に示す読出
しカウンタクロック３により読出し用アドレスカウンタ
６から出力される読出しアドレスデータ７ｂに従い順次
読出しく第４図（ｅ））、パス推定が行われる。このと
きのパスデータメモリ９の読出しアドレスは、クロック
コントロール１からの読出しカウンタクロック３により
読出し用アドレスカウンタ５でカウントダウン出力され
、第４図に示しであるように、その時刻ステップの書込
みアドレスより始１シ、Ｎ時刻前のアドレスに対応する
書込みアドレスの１ステップ次のアドレス筐でとなる。Next, the write/read switching signal 4 is set to rH(=R)J (FIG. 4(f)), and the path data for the past N time tubes stored in the path data memory 9 is changed to FIG. 4(d). According to the read address data 7b outputted from the read address counter 6 by the read counter clock 3 shown in FIG. 4(e), path estimation is performed. The read address of the path data memory 9 at this time is counted down by the read address counter 5 using the read counter clock 3 from the clock control 1, and starts from the write address of that time step, as shown in FIG. The address is one step after the write address corresponding to the address 1 and N times ago.

筐た、パス推定は、読出したメモリ読出しデータ１０（
第４図（Ｘ））を、データセレクタ１まで切換セレクタ
２０より出力される。ｌステップ前のデータによる推定
データである切換セレクタデータ２まで選択し、パス推
定回路１３によりその時点のパス推定を行う。そして、
パス推定されたパス推定データ１４は、そのパス推定デ
ータラッチ１５に読出しカウンタクロック３でラッチさ
れ、次にパス推定を行うパスデータの切換セレクタデー
タ２１となる（第４図６））。In addition, path estimation is performed using the read memory read data 10 (
4(X)) is output from the switching selector 20 up to the data selector 1. Up to switching selector data 2, which is estimated data based on data l steps before, is selected, and the path estimation circuit 13 estimates the path at that point. and,
The path estimation data 14 subjected to the path estimation is latched in the path estimation data latch 15 at the read counter clock 3, and becomes the switching selector data 21 for the path data to be next subjected to path estimation (FIG. 4, 6)).

ここで、切換セレクタデータ２１は、１回目パス推定で
は初期の状態位置データ１９を、２回目以後Ｎ＋１回目
までは、１ステツプ前に推定したパス推定ラッチデータ
１６（第４図（量））を、切換セレクタ２０で切換え選
択する。Here, the switching selector data 21 is the initial state position data 19 in the first pass estimation, and the path estimation latch data 16 (Fig. 4 (quantity)) estimated one step before in the second and subsequent N+1 times. , the switching selector 20 makes a selection.

このとき、初期の状態位置データ１９としては、指定さ
れた任意の状態位置データ、あるいは最尤判定による最
尤状態の位置データが入力される。At this time, as the initial state position data 19, specified arbitrary state position data or position data of the maximum likelihood state determined by maximum likelihood determination is input.

このようにして、過去Ｎ時刻までパス推定が行われると
、その結果は、パス推定データラッチ１５に保持され、
次の時刻ステップの書込みタイミングで、復号データラ
ッチ１７に書込１れ、復号データ１８（第４図（ｊ））
が出力され、次のデータの復号動作が同様に繰υ返えさ
れる。In this way, when path estimation is performed up to N times in the past, the result is held in the path estimation data latch 15.
At the write timing of the next time step, 1 is written to the decoded data latch 17, and the decoded data 18 (FIG. 4 (j))
is output, and the decoding operation for the next data is repeated in the same way.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

前述した従来技術では、パスデータメモリにメモリ素子
を使用することが必要となるため、パス推定動作の高速
化とともにＬＳＩ化が困難であシ、符号化率を高くする
場合にも書込み用アドレスカウンタ、読出し用アドレス
カウンタの回路変更及びパスデータメモリの増設が必要
であシ、容易に対応することは不可能である。In the conventional technology described above, since it is necessary to use a memory element for the path data memory, it is difficult to implement it into an LSI while increasing the speed of the path estimation operation. , it is necessary to change the circuit of the read address counter and add a path data memory, and it is impossible to cope with this easily.

本発明は以上の点に鑑み、上述した従来の問題点を解決
したビタビ復号回路を提供することを目的とする。In view of the above points, it is an object of the present invention to provide a Viterbi decoding circuit that solves the above-mentioned conventional problems.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は上記の目的を達成するため、パスメモリ回路を
シフトレジスタで構威し、そのシフトレジスタ各段ごと
にパス推定回路を設けることにょう１メモリ素子及び書
込みアドレスカウンタ、読出しアドレスカウンタを使用
しない回路構成□したものである。In order to achieve the above object, the present invention uses a memory element, a write address counter, and a read address counter by configuring the path memory circuit with a shift register and providing a path estimation circuit for each stage of the shift register. The circuit configuration is □.

〔作用〕[Effect]

その結果、パス推定の動作を高速化でき、ＬＳＩ化が容
易となり１高符号化率の対応も容易に可能となる。As a result, the path estimation operation can be speeded up, it can be easily integrated into an LSI, and it can easily support a high coding rate.

〔実施例〕〔Example〕

以下、本発明の実施例を第１図、第２図を用いて説明す
る。Embodiments of the present invention will be described below with reference to FIGS. 1 and 2.

第１図は本発明の一実施例のブロック図であう、第１図
にかいて第３図、第４図と同−筐たは相当部分は同一番
号を付しである。この実施例が第３図に示した従来例の
ものと異なる点は、パスデータメモリ９を、状態のパス
データ８の数に等しいＭ列で、打切り符号長Ｎに対しＮ
＋１段のシフトレジスｌ　２３　（２３ｏ〜２３Ｎ　）
で構成し、これらシフトレジスタ各段ごとに、データセ
レクタ１１（ＤＳ（、ｚＤｓＮ）　＋パス推定回路１３
　（ＰＳｏ＝ＰＳＮ）を設けてパス推定を行い、パス推
定最終段のデータ２５を復号データラッチ１Ｔで保持し
て復号データ１８を出力するようにしたことである。こ
のとき、第１図の回路は、クロックコントロール１より
出力されるシフトクロック２２により、シフトレジスタ
２３のデータシフト及び復号データラッチ１７の復号デ
ータ保持を行い制御されるものとなっている。FIG. 1 is a block diagram of an embodiment of the present invention. The same casings or corresponding parts in FIG. 1 as in FIGS. 3 and 4 are designated by the same numbers. This embodiment is different from the conventional example shown in FIG.
+1 stage shift register l 23 (23o~23N)
Each stage of these shift registers has a data selector 11 (DS(,zDsN) + path estimation circuit 13
(PSo=PSN), path estimation is performed, data 25 at the final stage of path estimation is held in the decoded data latch 1T, and decoded data 18 is output. At this time, the circuit shown in FIG. 1 is controlled by the shift clock 22 output from the clock control 1 to shift data in the shift register 23 and hold decoded data in the decoded data latch 17.

次に、上記実施例構成の動作を第２図のタイミングチャ
ートを参照して説明する。Next, the operation of the configuration of the above embodiment will be explained with reference to the timing chart of FIG.

第１図において、現時刻の状態のパスデータ８は、クロ
ックコントロール１からの第２図（ｂ）に示すシフトク
ロック２２により、シフトレジスタ２３の１段目シフト
レジスタ２３ｏ　（ＳＩＱ−８ＭＯ）に保持される。そ
して、過去Ｎ時刻までのパスデータは、２段目のシフト
レジスタ２３＊　（Ｓ　１１−８ＭＩ　）からＮ＋１段
目のシフトレジスタ２３Ｎ（ＳＩＮ〜ＳＭＮ　）に順次
シフトしながら保持される。In FIG. 1, path data 8 in the current state is held in the first stage shift register 23o (SIQ-8MO) of the shift register 23 by the shift clock 22 shown in FIG. 2(b) from the clock control 1. be done. Then, the path data up to N times in the past is held while being sequentially shifted from the second stage shift register 23* (S11-8MI) to the N+1 stage shift register 23N (SIN to SMN).

筐た、パス推定は、１段目からＮ千１段目のシフトレジ
スタ２３の第２図（ｃ）に示すシフトレジスタデータ２
４を各段に設けたデータセレクタ１１（Ｉ）ｓｏ−Ｉ）
ｓＮ）に入力し、１段前のパス推定データ１４（第２図
（ｅ））によりバスデータを選択し、各段のパス推定回
路１３で順次行う。このとき、１段目のデータセレクタ
１１　（ＤＳｏ）のセレクタデータは、従来技術の方式
と同様に、初期の状態位置データ１９とする（第２図（
ｄ））。The path estimation is based on the shift register data 2 shown in FIG.
Data selector 11 (I) so-I) provided with 4 at each stage
sN), bus data is selected based on the path estimation data 14 of the previous stage (FIG. 2(e)), and the bus data is sequentially performed in the path estimation circuit 13 of each stage. At this time, the selector data of the first stage data selector 11 (DSo) is the initial state position data 19 (see FIG.
d)).

これにより、１段目のパス推定データ１４．Ｎ＋１段目
のパス推定最終段のデータ２５の出力確定タイミングは
、第２図に示すようになシ、次の時刻ステップの７７ト
クロツク２２のクロックタイミングでパス推定最終段の
データ２５を復号データラッチ１Ｔにラッチし、復号デ
ータ１８を出力する。As a result, the first stage path estimation data 14. The output determination timing of the data 25 in the final stage of path estimation at the N+1 stage is as shown in FIG. It is latched to 1T and outputs decoded data 18.

このようにして、状態のパスデータ８をシフトレジスタ
２３に取シ込むごとに、１時刻ステップ前の復号データ
１８が出力される。In this way, each time the state path data 8 is input into the shift register 23, the decoded data 18 of one time step before is output.

このように上記実施例のものによると、パスメモリ回路
を打切シ符号長Ｎに対しＮ＋１段のシフトレジスタ２３
で構成し、そのシフトレジスタ各段ごとにパス推定回路
１３を設けることによう、復号データを算出するパス推
定の動作を高速化できる。また、メモリ素子を使用しな
い回路で、しかも同じ回路の繰シ返えしとなるため、Ｌ
ＳＩ化が容易であり、さらに符号化率を高くする場合の
打切り符号長増加に対しても、上記パスメモリ回路及び
パス推定回路の増設で容易に対応可能となる。According to the above embodiment, the path memory circuit is discontinued and the N+1 stage shift register 23 is used for the code length N.
By providing a path estimation circuit 13 for each stage of the shift register, the path estimation operation for calculating decoded data can be sped up. In addition, since the circuit does not use memory elements and the same circuit is repeated, L
SI is easy to implement, and an increase in truncated code length when increasing the coding rate can be easily handled by adding the path memory circuit and path estimation circuit.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、パス推定の動作を
高速化でき、かつＬＳＩ化が容易で、高符号化への変更
も容易であるため、ビタビ復号回路の高速化とともにＬ
ＳＩ化が可能となう、誤す訂正回路としてビタビ復号回
路を使用するシステムの小型・軽量化、高速化に有効で
ある。As explained above, according to the present invention, it is possible to speed up the path estimation operation, and it is easy to implement LSI, and it is also easy to change to high coding.
This is effective for reducing the size, weight, and speed of a system that uses a Viterbi decoding circuit as an error correction circuit that can be integrated into SI.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるタイミングチャート、第３図は従来のビ
タビ復号回路におけるパスメモリ・パス推定回路の一例
を示すブロック図、第４図は８３図におけるタイミング
チャートである。 １・・・・クロックコントロール、８（ＰＩ）＋〜ＰＤ
Ｍ　）・・・・状態のパスデータ、１１　（ＤＳ、〜Ｄ
Ｓ、、　）・・・・データセレクタ、１２・・・・パス
セレクタデータ、１３（ＰＳｏ＝ＰＳＮ）　　・・・・
パス推定回路、１４・・・・パス推定データ、１１・・
・・復号データラッチ、１８・・・・復号データ、１９
・・・・初期の状態位置データ、２２・・・・シフトク
ロック、２３（２３ｏ〜２３Ｎ）・・・・シフトレジス
タ、２４・・・・シフトレジスタデータ、２５・・・・
パス推定最終段のデータ。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart in FIG. 1, FIG. 3 is a block diagram showing an example of a path memory/path estimation circuit in a conventional Viterbi decoding circuit, and FIG. FIG. 4 is a timing chart in FIG. 83. 1...Clock control, 8(PI)+~PD
M )...state path data, 11 (DS, ~D
S,, )...Data selector, 12...Path selector data, 13 (PSo=PSN)...
Path estimation circuit, 14... Path estimation data, 11...
...Decoded data latch, 18...Decoded data, 19
...Initial state position data, 22...Shift clock, 23 (23o to 23N)...Shift register, 24...Shift register data, 25...
Data from the final stage of path estimation.

Claims (1)

【特許請求の範囲】[Claims] 　畳込み符号器の拘束長にに対して、長さＫ−１ビット
のデータ列に含まれる情報ビットの組合せを表わす各状
態に対応して、尤度の加算・比較・選択を行うＡＣＳ回
路と、該ＡＣＳ回路より得られるパスデータを、過去の
時刻ステップについて打切り符号長Ｎ時刻ステップまで
記憶するパスメモリ回路と、このパスデータによりＮ時
刻ステップ逆戻りして、送信された情報データを復号算
出するパス推定回路とからなるビタビ復号回路において
、パスメモリ回路を打切り符号長Ｎに対し、Ｎ＋１段の
シフトレジスタで構成し、このシフトレジスタ各段ごと
にパス推定回路を設けてパスを推定することによりＮ復
号データを出力するようにしたことを特徴とするビタビ
復号回路。An ACS circuit that adds, compares, and selects likelihoods corresponding to each state representing a combination of information bits included in a data string of length K-1 bits with respect to the constraint length of a convolutional encoder. , a path memory circuit that stores path data obtained from the ACS circuit up to a truncated code length N time steps for past time steps, and a path memory circuit that uses this path data to go back N time steps to decode and calculate the transmitted information data. In a Viterbi decoding circuit consisting of a path estimation circuit, the path memory circuit is configured with an N+1 stage shift register for the truncated code length N, and a path estimation circuit is provided for each stage of the shift register to estimate the path. A Viterbi decoding circuit characterized in that it outputs N decoded data.