JPH03236275A - メモリ素子およびメモリ装置 - Google Patents
メモリ素子およびメモリ装置Info
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- JPH03236275A JPH03236275A JP2032703A JP3270390A JPH03236275A JP H03236275 A JPH03236275 A JP H03236275A JP 2032703 A JP2032703 A JP 2032703A JP 3270390 A JP3270390 A JP 3270390A JP H03236275 A JPH03236275 A JP H03236275A
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- G—PHYSICS
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
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- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ニューロン素子として機能するメモリ素子お
よびメモリ装置に関する。
よびメモリ装置に関する。
近年、ニューラル・ネットワーク（神経回路網）を用い
た情報処理の研究が盛んに行なわれており、図形、文字
等のパターン認識、音声確認、ロボット等の機械制御、
エキスパートシステムなどの認識処理、データ圧縮、画
像復元といった広い範囲で成果を挙げている。特に、認
識分野は、ニューラルネットワークを応用しやすい分野
の１つであると考えられている。
た情報処理の研究が盛んに行なわれており、図形、文字
等のパターン認識、音声確認、ロボット等の機械制御、
エキスパートシステムなどの認識処理、データ圧縮、画
像復元といった広い範囲で成果を挙げている。特に、認
識分野は、ニューラルネットワークを応用しやすい分野
の１つであると考えられている。
従来の、すなわちノイマン型コンピューターが数値及び
記号を中心とした直列的情報処理を得意とするのに対し
て、ニューラルネットワークは並列処理の計算モデルに
適していると考えられる。
記号を中心とした直列的情報処理を得意とするのに対し
て、ニューラルネットワークは並列処理の計算モデルに
適していると考えられる。
すなわちニューラルネットワークは生物の脳と神経回路
網の機能や構造を模倣した計算モデルの実現に向いてお
り、これを電子回路や光回路等で実現したシステムのこ
とをニューロコンピューターと呼んでいる。
網の機能や構造を模倣した計算モデルの実現に向いてお
り、これを電子回路や光回路等で実現したシステムのこ
とをニューロコンピューターと呼んでいる。
第１４図に生物の神経細胞にニューロン）の構造を示す
。この神経細胞内を情報処理機能によって分類すると、
シナプス１、樹状突起２、軸索４及び細胞体６に分かれ
る。１つのニューロンは電子回路にたとえると１つの論
理演算回路と見なすことができる。シナプス１は他のニ
ューロンからの信号を受は取るインターフェースの役割
をする。
。この神経細胞内を情報処理機能によって分類すると、
シナプス１、樹状突起２、軸索４及び細胞体６に分かれ
る。１つのニューロンは電子回路にたとえると１つの論
理演算回路と見なすことができる。シナプス１は他のニ
ューロンからの信号を受は取るインターフェースの役割
をする。
このシナプス１に入った信号は樹状突起２（人力線）を
通り細胞体６に達する。細胞体６では複数の樹状突起２
から入った信号を加算し、その値が一定値を越えると軸
索４（出力線）を通じて次のニューロンへ信号を出力す
る。シナプス１の働きには興奮性と抑制性の２種類があ
る。興奮性シナプスから入った信号は細胞体６の信号レ
ベルを高める側に、抑制性シナプスから入った信号は細
胞体６の信号レベルを下げる方向に働く。又、シナプス
１が細胞体６に信号を伝える際には、その信号かどのニ
ューロンから来たかによって伝える信号の強度を変えて
いる。このような信号の強度を結合の重み付けと呼んで
いる。生体に於けるニューラルネットワークのメモリー
機能と処理能力はニューロン間の接続の仕方と、それら
の重みが形成するパターンにあると一般には考えられて
いる。
通り細胞体６に達する。細胞体６では複数の樹状突起２
から入った信号を加算し、その値が一定値を越えると軸
索４（出力線）を通じて次のニューロンへ信号を出力す
る。シナプス１の働きには興奮性と抑制性の２種類があ
る。興奮性シナプスから入った信号は細胞体６の信号レ
ベルを高める側に、抑制性シナプスから入った信号は細
胞体６の信号レベルを下げる方向に働く。又、シナプス
１が細胞体６に信号を伝える際には、その信号かどのニ
ューロンから来たかによって伝える信号の強度を変えて
いる。このような信号の強度を結合の重み付けと呼んで
いる。生体に於けるニューラルネットワークのメモリー
機能と処理能力はニューロン間の接続の仕方と、それら
の重みが形成するパターンにあると一般には考えられて
いる。
人間の脳にはニューロンが約１０１０個あると言われて
いる。そしてこのニューラルネットワーク中では多くの
情報が並列に処理されているため１ニユーロンの動作周
波数が低いにもかかわらず、結果的には単位時間当り膨
大な量の情報を処理している。
いる。そしてこのニューラルネットワーク中では多くの
情報が並列に処理されているため１ニユーロンの動作周
波数が低いにもかかわらず、結果的には単位時間当り膨
大な量の情報を処理している。
従って脳の情報処理手法を手本に、そのニューラルネッ
トワークモデルを、例えばＬＳＩチップ上で実現すると
高速処理の可能な実用的システムを低コストで作ること
ができる。その結果、プログラムネ用の情報処理が可能
になり年々膨大になりつつあるソフトウェアの開発負担
が軽くなる。
トワークモデルを、例えばＬＳＩチップ上で実現すると
高速処理の可能な実用的システムを低コストで作ること
ができる。その結果、プログラムネ用の情報処理が可能
になり年々膨大になりつつあるソフトウェアの開発負担
が軽くなる。
又、直列処理型の従来コンピューターでは苦手とされて
きた画像認識やパターン認識、音声認識の分野の道を開
くと期待されている。
きた画像認識やパターン認識、音声認識の分野の道を開
くと期待されている。
以上の様な情報処理技術研究を背景として、現在ニュー
ラルネットワークのハードウェアによる実現にニューロ
チップ）の研究、開発が活発に行なわれている。取り扱
う信号の種類は電流（又は電圧）と光に大きく分けられ
る。電気系の二ニーロンは、さらに取り扱う信号はアナ
ログとデジタルに分けられる。
ラルネットワークのハードウェアによる実現にニューロ
チップ）の研究、開発が活発に行なわれている。取り扱
う信号の種類は電流（又は電圧）と光に大きく分けられ
る。電気系の二ニーロンは、さらに取り扱う信号はアナ
ログとデジタルに分けられる。
ここでは電気信号をアナログ処理するタイプのニューロ
チップについて説明する。最も単純化されたニューロチ
ップの構成は次の様になる。すなわち、入力ｘｉ （
ｉ＝１．２，３．・・・、ｎ）に対して下式で示される
ｙを出力する演算素子を複数個並べた構成である。
チップについて説明する。最も単純化されたニューロチ
ップの構成は次の様になる。すなわち、入力ｘｉ （
ｉ＝１．２，３．・・・、ｎ）に対して下式で示される
ｙを出力する演算素子を複数個並べた構成である。
ｙ−１，もしＸ≧０のとき
ｙ−０，もしＸ≧０のとき、 ・・・（１）
この様な演算素子は生物の神経回路網におけるニューロ
ンと動作的に対応がつくので通常「ニューロン素子」と
呼ぶ。
この様な演算素子は生物の神経回路網におけるニューロ
ンと動作的に対応がつくので通常「ニューロン素子」と
呼ぶ。
この様なニューロン素子をアナログ電子回路で構成した
ものを第１５図に示す。
ものを第１５図に示す。
キルヒホッフの法則により、過渡状態ではとなり、定常
状態ではｄｕｉ／ｄＬ−０となるので、ｕｉ／Ｒ１−Σ
ｖｉｘｊ＋ｉｔ −
（４）ｉ−１ （４）式の−Ｉｆ−θに置き換え Ｒ１−１とすると （２）式と同じになりｕｉがＸに対応することになる。
状態ではｄｕｉ／ｄＬ−０となるので、ｕｉ／Ｒ１−Σ
ｖｉｘｊ＋ｉｔ −
（４）ｉ−１ （４）式の−Ｉｆ−θに置き換え Ｒ１−１とすると （２）式と同じになりｕｉがＸに対応することになる。
又、増幅器の特性ｇ（ｕｆ）を、例えばｙ ＝ ｇ（ｕ
ｉ）−１／ ｉｌ＋ｅｘｐ（−Ｘ ／λ）ｌ
−（５）なるシグモイド関数にしておくとλ→０のとき
には（１）式に一致する。
ｉ）−１／ ｉｌ＋ｅｘｐ（−Ｘ ／λ）ｌ
−（５）なるシグモイド関数にしておくとλ→０のとき
には（１）式に一致する。
以上の様なアナログニューロンを備えたユーラルネット
ワークチップ実現の試みが現在活発に行なわれており、
特に第１５図における各抵抗ｗｉをどの様な素子で実現
するかが課題となる。
ワークチップ実現の試みが現在活発に行なわれており、
特に第１５図における各抵抗ｗｉをどの様な素子で実現
するかが課題となる。
この抵抗ｗｉは各人力信号ｘｔを取り込む際の重み付け
になっているので、ニューロンと対応させるとシナプス
１に相当する回路素子である。この抵抗ｗｉにはＭＯＳ
トランジスタのオン抵抗を使うものをはじめオンするト
ランジスタの数、ＲＡＭを使ってトランジスタをオン・
オフさせるもの、アモーファスＳｉ ：Ｈを用いるもの
、ＭＮＯＳを使ったもの等がある。
になっているので、ニューロンと対応させるとシナプス
１に相当する回路素子である。この抵抗ｗｉにはＭＯＳ
トランジスタのオン抵抗を使うものをはじめオンするト
ランジスタの数、ＲＡＭを使ってトランジスタをオン・
オフさせるもの、アモーファスＳｉ ：Ｈを用いるもの
、ＭＮＯＳを使ったもの等がある。
ＭＯＳトランジスタのオン抵抗やオンするトランジスタ
の数を用いるタイプはメモリ部分も含めてすべての動作
をトランジスタによって行なっているためトランジスタ
の数は膨大になり、かつ回路は非常に複雑になる。
の数を用いるタイプはメモリ部分も含めてすべての動作
をトランジスタによって行なっているためトランジスタ
の数は膨大になり、かつ回路は非常に複雑になる。
重みｗｉを回路上に記憶させるためのメモリ部をトラン
ジスタ回路で組んだもの（ＲＡＭを含む）やＭＮＯＳを
用いた場合、その記憶値は片極性（正又は負）となる。
ジスタ回路で組んだもの（ＲＡＭを含む）やＭＮＯＳを
用いた場合、その記憶値は片極性（正又は負）となる。
しかし通常のニューロンのシナプス部の働きには前に述
べた様に興奮性と抑制性の２種があり、これに対応した
働きを電子回路で行なうためには重みｗｉの値は両極性
（正及び負）である必要がある。従って上で述べた片極
性のみのメモリを用いて重みｗｉの値を設定する回路で
は正極性（興奮性）結合を受は持つ部分と負極性（抑制
性）結合を受は持つ部分の２頭域に分割して回路を組む
必要が生じてくる。そのため素子数及び回路の複雑さは
さらに増大することになり、又、信号の処理方法も複雑
になるといった問題がある。
べた様に興奮性と抑制性の２種があり、これに対応した
働きを電子回路で行なうためには重みｗｉの値は両極性
（正及び負）である必要がある。従って上で述べた片極
性のみのメモリを用いて重みｗｉの値を設定する回路で
は正極性（興奮性）結合を受は持つ部分と負極性（抑制
性）結合を受は持つ部分の２頭域に分割して回路を組む
必要が生じてくる。そのため素子数及び回路の複雑さは
さらに増大することになり、又、信号の処理方法も複雑
になるといった問題がある。
又、抵抗にアモーファスＳｉ：Ｈを用いた場合には、重
みｗｉを記憶する動作と、結合（電流の制御）の２種の
動作をアモーファスＳｉ ：Ｈ膜が兼ねた構成となるの
で、素子数が減少するという長所はあるが、ｗｉの値が
片極性であるという点は前述の素子と同じで回路、信号
処理法の複雑さは改善されない。しかも、アモーファス
Ｓｉ ：Ｈの電気抵抗は比較的大きいための信号処理速
度が遅い欠点がある。
みｗｉを記憶する動作と、結合（電流の制御）の２種の
動作をアモーファスＳｉ ：Ｈ膜が兼ねた構成となるの
で、素子数が減少するという長所はあるが、ｗｉの値が
片極性であるという点は前述の素子と同じで回路、信号
処理法の複雑さは改善されない。しかも、アモーファス
Ｓｉ ：Ｈの電気抵抗は比較的大きいための信号処理速
度が遅い欠点がある。
本発明は以上のような実情に鑑みてなされたもので、回
路素子数が少なく、回路構成及び情報部上で極めて有用
なメモリ素子およびメモリ装置を提供することを目的と
する。
路素子数が少なく、回路構成及び情報部上で極めて有用
なメモリ素子およびメモリ装置を提供することを目的と
する。
本発明は上記課題を解決するために、絶縁層およびこの
絶縁層の上下に対向配置された導電体層からなり非線形
の導電率特性を有する非線形導電率素子と、この非線形
導電率素子に直列に接続され電荷保持特性を有する電荷
保持素子と、この電荷保持素子の電圧によって導通制御
され印加される読出し電圧によって前記電荷保持素子に
記憶されている情報を読出すスイッチング素子とを備え
る構成とした。
絶縁層の上下に対向配置された導電体層からなり非線形
の導電率特性を有する非線形導電率素子と、この非線形
導電率素子に直列に接続され電荷保持特性を有する電荷
保持素子と、この電荷保持素子の電圧によって導通制御
され印加される読出し電圧によって前記電荷保持素子に
記憶されている情報を読出すスイッチング素子とを備え
る構成とした。
また、上記課題を解決するために、上記スイッチング素
子を、正の読出し電圧が印加され前記電荷保持素子の電
圧によって導通制御される第１のトランジスタと、負の
読出し電圧が印加され前記電荷保持素子の電圧によって
導通制御される第２のトランジスタとから構成した。
子を、正の読出し電圧が印加され前記電荷保持素子の電
圧によって導通制御される第１のトランジスタと、負の
読出し電圧が印加され前記電荷保持素子の電圧によって
導通制御される第２のトランジスタとから構成した。
さらに、上記課題を解決するために、上記メモリ素子を
複数配し、少なくとも２以上のメモリ素子の各スイッチ
ング素子の読出し電圧が印加される入力端子を共通接続
し、かつ、それらメモリ素子の各スイッチング素子の読
出し側の出力端子を共通接続して複数のメモリ素子をマ
トリクス配線する構成とした。
複数配し、少なくとも２以上のメモリ素子の各スイッチ
ング素子の読出し電圧が印加される入力端子を共通接続
し、かつ、それらメモリ素子の各スイッチング素子の読
出し側の出力端子を共通接続して複数のメモリ素子をマ
トリクス配線する構成とした。
本発明は以上のような手段を講じたことにより、非線形
導電率素子に入力情報に基いた書き込み電圧が印加され
ると、非線形導電率素子がオン、オフ動作して電荷保持
素子に入力情報が電荷として保持される。一方、スイッ
チング素子に読出し電圧を印加すると、電荷保持素子に
蓄積されている電荷に応じて、すなわち記憶情報に基い
て、例えばｒｌＪ、ｒＯＪ情報が読出されるものとなる
。
導電率素子に入力情報に基いた書き込み電圧が印加され
ると、非線形導電率素子がオン、オフ動作して電荷保持
素子に入力情報が電荷として保持される。一方、スイッ
チング素子に読出し電圧を印加すると、電荷保持素子に
蓄積されている電荷に応じて、すなわち記憶情報に基い
て、例えばｒｌＪ、ｒＯＪ情報が読出されるものとなる
。
また、スイッチング素子を正の電圧および負の電圧が印
加される第１および第２のトランジスタで構成したので
、シナプスの興奮性と抑制性の働きを一つのメモリ素子
で実現できるものとなる。
加される第１および第２のトランジスタで構成したので
、シナプスの興奮性と抑制性の働きを一つのメモリ素子
で実現できるものとなる。
また、上記したメモリ素子をマトリクス配線して、スイ
ッチング素子の入力端子および各スイッチング素子の出
力端子がそれぞれ複数のメモリ素子間で共通接続してい
るので、各電荷保持素子にベクトル演算情報を記憶させ
ておけばベクトル情報を入力することにより、複数のメ
モリ素子において並列演算が実行されニューロン素子と
して機能するものとなる。
ッチング素子の入力端子および各スイッチング素子の出
力端子がそれぞれ複数のメモリ素子間で共通接続してい
るので、各電荷保持素子にベクトル演算情報を記憶させ
ておけばベクトル情報を入力することにより、複数のメ
モリ素子において並列演算が実行されニューロン素子と
して機能するものとなる。
以下、本発明の詳細な説明する。
第１図は本発明の第１実施例に係るメモリ素子の構成を
示す図である。このメモリ素子は、非線形導電率特性を
有するＭＩＭ素子１１と電荷保持素子であるキャパシタ
ー１２が直列接続されていて、キャパシター１２の電圧
がｎ−ＭＯＳトランジスター１３及びｐ−ＭＯＳ）−ラ
ンシスター１４のゲート電極に印加される如く接続され
ている。
示す図である。このメモリ素子は、非線形導電率特性を
有するＭＩＭ素子１１と電荷保持素子であるキャパシタ
ー１２が直列接続されていて、キャパシター１２の電圧
がｎ−ＭＯＳトランジスター１３及びｐ−ＭＯＳ）−ラ
ンシスター１４のゲート電極に印加される如く接続され
ている。
ｎ−ＭＯＳトランジスター１３のドレイン電極はスイッ
チＳ１を介して直流電源に接続さていて、正の電圧が印
加される。また、ｐ−ＭＯＳ）ランシスター１４はソー
ス電極がスイッチＳ２を介して直流電源に接続されてい
て、負の電圧が印加される構成となっている。この様に
構成されたＭＩＭ素子］１．キャパシター１２．ＭＯＳ
トランジスタ１３，１４．スイッチＳｌ、５２等から一
つのニューロン素子（シナプス回路）１０を構成してい
る。また、本実施例では、各二ニーロン素子１０のｎ−
ＭＯＳ）ランシスター１３のソース電極およびｐ−ＭＯ
Ｓトランジスター１４のドレイン電極すなわち各ニュー
ロン素子の出力端子Ｐｌ、Ｐ２・・・がそれぞれ共通読
出しラインＬ１に接続されている。
チＳ１を介して直流電源に接続さていて、正の電圧が印
加される。また、ｐ−ＭＯＳ）ランシスター１４はソー
ス電極がスイッチＳ２を介して直流電源に接続されてい
て、負の電圧が印加される構成となっている。この様に
構成されたＭＩＭ素子］１．キャパシター１２．ＭＯＳ
トランジスタ１３，１４．スイッチＳｌ、５２等から一
つのニューロン素子（シナプス回路）１０を構成してい
る。また、本実施例では、各二ニーロン素子１０のｎ−
ＭＯＳ）ランシスター１３のソース電極およびｐ−ＭＯ
Ｓトランジスター１４のドレイン電極すなわち各ニュー
ロン素子の出力端子Ｐｌ、Ｐ２・・・がそれぞれ共通読
出しラインＬ１に接続されている。
上記ＭＩＭ素子１１は、ＬＢ膜（ラングミュアブロジェ
ット法にて作成された単分子膜およびその積層膜）を上
下から２枚の金属電極で挟んだ構成であり、一方の電極
には書込電極１５が設けられ、他方の電極はキャパシタ
ー１２に接続されている。このＭＩＭ素子１１とキャパ
シター１２を直列接続すると履歴現象を示す。
ット法にて作成された単分子膜およびその積層膜）を上
下から２枚の金属電極で挟んだ構成であり、一方の電極
には書込電極１５が設けられ、他方の電極はキャパシタ
ー１２に接続されている。このＭＩＭ素子１１とキャパ
シター１２を直列接続すると履歴現象を示す。
この履歴現象を利用したメモリ機能について説明する。
たとえば、第２因に示すように、２枚の金属電極２１．
２２で絶縁体２３を挾んだＭＩＭ構造素子において、絶
縁体２３を１００人オーダの薄膜にすると、２枚の金属
電極２２．２３間にトンネル電流が流れる。このトンネ
ル電流は、その電流−電圧特性に非線形性が現れる。
２２で絶縁体２３を挾んだＭＩＭ構造素子において、絶
縁体２３を１００人オーダの薄膜にすると、２枚の金属
電極２２．２３間にトンネル電流が流れる。このトンネ
ル電流は、その電流−電圧特性に非線形性が現れる。
例えば、絶縁体２３として高分子有機化合物であるポリ
イミドをＬＢ法で薄膜化した物を用いると、厚さ１２０
人の時の電流−電圧特性は第３図に示す特性となる。こ
の特性はほぼ指数関数的になっているので、高電圧部で
はＯＮ状態、低電圧部ではＯＦＦ状態を示すスイッチン
グ素子として機能することがわかる。このＭＩＭ素子を
キャパシター０１に直列接続して、ＭＩＭ素子の端子Ｖ
ｉｎに正負対称の矩形波を入力すると、キャパシター０
１の電圧となる端子ｖ ｏｕｔとは第４図に示すような
履歴を示す。すなわち、ｖ ｏｕｔ電圧にはＶｉｎ電圧
が上昇するときと減少するときで違う道すじを通る。そ
のため正の単一パルスを印加すると正の電圧が、負の単
一パルスを印加すると負の電圧が記憶される電荷メモリ
として機能する。なお、Ｍ Ｉ Ｍ素子の更に具体的な
動作については、本出願人がすでに出願済みの特願平１
−０８４４４６号に詳述されている。
イミドをＬＢ法で薄膜化した物を用いると、厚さ１２０
人の時の電流−電圧特性は第３図に示す特性となる。こ
の特性はほぼ指数関数的になっているので、高電圧部で
はＯＮ状態、低電圧部ではＯＦＦ状態を示すスイッチン
グ素子として機能することがわかる。このＭＩＭ素子を
キャパシター０１に直列接続して、ＭＩＭ素子の端子Ｖ
ｉｎに正負対称の矩形波を入力すると、キャパシター０
１の電圧となる端子ｖ ｏｕｔとは第４図に示すような
履歴を示す。すなわち、ｖ ｏｕｔ電圧にはＶｉｎ電圧
が上昇するときと減少するときで違う道すじを通る。そ
のため正の単一パルスを印加すると正の電圧が、負の単
一パルスを印加すると負の電圧が記憶される電荷メモリ
として機能する。なお、Ｍ Ｉ Ｍ素子の更に具体的な
動作については、本出願人がすでに出願済みの特願平１
−０８４４４６号に詳述されている。
次に、上記のように構成されたメモリ素子の動作につい
て説明する。
て説明する。
先ず、ＭＩＭ素子１１の書込電極１５に記憶情報に基づ
いた電圧を印加して、キャパシター１２に記憶する。次
に、ｎ−ＭＯ８）ランシスター１３のドレイン電極にス
イッチＳ１を介して正電圧を印加し、ｐ−ＭＯ３）ラン
シスター１４のソース電極にスイッチＳ２を介して負電
圧を印加する。その結果、キャパシター１２に蓄積され
ている電荷の極性に従って正または負の電流が共通読出
しラインＬ１に読出され、一端が共通読出しラインＬ１
に接続され他端がアースされた電流計１６で観察される
。
いた電圧を印加して、キャパシター１２に記憶する。次
に、ｎ−ＭＯ８）ランシスター１３のドレイン電極にス
イッチＳ１を介して正電圧を印加し、ｐ−ＭＯ３）ラン
シスター１４のソース電極にスイッチＳ２を介して負電
圧を印加する。その結果、キャパシター１２に蓄積され
ている電荷の極性に従って正または負の電流が共通読出
しラインＬ１に読出され、一端が共通読出しラインＬ１
に接続され他端がアースされた電流計１６で観察される
。
例えば、キャパシター１２に正の電圧が印加されている
場合、ｎ−ＭＯＳ）ランシスター１３のみがオン状態と
なるので、ｎ−ＭＯＳトランジス１３のソース電極から
アースの方向へ電流（以下、この方向の電流を「正の電
流」と呼ぶ）が流れるのか電流計１６で観察される。ま
た、キャパシター１２に負の電圧が印加されている場合
、ｐ−ＭＯ８）ランシスター１４のみがオン状態となり
、アースからｐ−ＭＯＳトランジスター１４のドレイン
電極の方向へ電流（以下、この方向の電流を「負の電流
」と呼ぶ）が流れるのが電流計１６で観察される。この
様な、ＭＩＭ素子１１とキャパシター１２からなるメモ
リ回路と、ｎ−ＭＯＳ）ランシスター１３およびｐ−Ｍ
ＯＳトランジスター１４のコンプリメンタリ−接続を組
み合わせた回路を、生物のニューロンとの対応で便宜的
に「シナプス回路」と呼ぶ。
場合、ｎ−ＭＯＳ）ランシスター１３のみがオン状態と
なるので、ｎ−ＭＯＳトランジス１３のソース電極から
アースの方向へ電流（以下、この方向の電流を「正の電
流」と呼ぶ）が流れるのか電流計１６で観察される。ま
た、キャパシター１２に負の電圧が印加されている場合
、ｐ−ＭＯ８）ランシスター１４のみがオン状態となり
、アースからｐ−ＭＯＳトランジスター１４のドレイン
電極の方向へ電流（以下、この方向の電流を「負の電流
」と呼ぶ）が流れるのが電流計１６で観察される。この
様な、ＭＩＭ素子１１とキャパシター１２からなるメモ
リ回路と、ｎ−ＭＯＳ）ランシスター１３およびｐ−Ｍ
ＯＳトランジスター１４のコンプリメンタリ−接続を組
み合わせた回路を、生物のニューロンとの対応で便宜的
に「シナプス回路」と呼ぶ。
以上述べた様な本実施例に係るメモリ素子を、第１５図
に等価回路を示したニューロン素子と対比して説明する
。第１５図において各入力端子ｘｉとロード抵抗Ｒ３を
結合している抵抗ｗ１は第１図におけるｎ−ＭＯＳトラ
ンジスター１３又はｐ−ＭＯＳトランジスター１４のド
レイン−ソース間抵抗に対応する。又、このドレイン−
ソース間抵抗の大きさはＭＩＭ素子１１とキャパシター
１２の直列回路によってキャパシター１２に記憶されて
いる制御データで各トランジスター１３゜１４のゲート
電極を励起することにより決定される。さらにはキャパ
シター１１に記憶されている制御データが正か負のいず
れかによりｎ −Ｍ ＯＳトランジスター１３又はｐ−
ＭＯＳトランジスター１４のいずれかがオンされるわけ
だが、ｎ−ＭＯＳトランジスター１３又はｐ−ＭＯＳト
ランジスター１４はそれぞれ正又は負の電流に対する結
合抵抗として働くので本発明のメモリー素子におけるシ
ナプス回路は興奮性及び抑制性の２種類の結合機能を兼
ね備えていることになる。又、各シナプス回路１０に設
けられたスイッチＳｌ。
に等価回路を示したニューロン素子と対比して説明する
。第１５図において各入力端子ｘｉとロード抵抗Ｒ３を
結合している抵抗ｗ１は第１図におけるｎ−ＭＯＳトラ
ンジスター１３又はｐ−ＭＯＳトランジスター１４のド
レイン−ソース間抵抗に対応する。又、このドレイン−
ソース間抵抗の大きさはＭＩＭ素子１１とキャパシター
１２の直列回路によってキャパシター１２に記憶されて
いる制御データで各トランジスター１３゜１４のゲート
電極を励起することにより決定される。さらにはキャパ
シター１１に記憶されている制御データが正か負のいず
れかによりｎ −Ｍ ＯＳトランジスター１３又はｐ−
ＭＯＳトランジスター１４のいずれかがオンされるわけ
だが、ｎ−ＭＯＳトランジスター１３又はｐ−ＭＯＳト
ランジスター１４はそれぞれ正又は負の電流に対する結
合抵抗として働くので本発明のメモリー素子におけるシ
ナプス回路は興奮性及び抑制性の２種類の結合機能を兼
ね備えていることになる。又、各シナプス回路１０に設
けられたスイッチＳｌ。
Ｓ２の開閉を連動して行なう動作は、ｎ−ＭＯＳトラン
ジスタ１３及びｐ−ＭＯＳトランジスタ１４にバイアス
電圧を印加する作用を持つので第１５図において入力端
子ｘｉに入力信号を印加する動作に対応する。
ジスタ１３及びｐ−ＭＯＳトランジスタ１４にバイアス
電圧を印加する作用を持つので第１５図において入力端
子ｘｉに入力信号を印加する動作に対応する。
又、第１５図におけるロード抵抗Ｒｉは回路に流れた電
流を電圧に変換して観察するための素子であるから、第
１図の電流計１６に機能的には対応する。又、第１５図
において重み付けされた入力信号を増幅する増幅器は第
１図に設けられてはいないが電流計１６の出力信号を増
幅器に入力して処理することは容易なことである。さら
に第１５図において結合抵抗ｗ１は１つのロード抵抗Ｒ
１に対して複数個あり、それぞれのｗｌに入力端子ｘ１
が設けられている。第１図において結合抵抗ｗｉと入力
端子ｘ１に相当した機能を持ったシナプス回路が複数個
同一の共通読出しラインＬ１に接続されており、それぞ
れのシナプス回路に流れた電流を符号を含めて和算し、
１つの電流計１６で観測していることも第１５図の等価
回路と対応している。
流を電圧に変換して観察するための素子であるから、第
１図の電流計１６に機能的には対応する。又、第１５図
において重み付けされた入力信号を増幅する増幅器は第
１図に設けられてはいないが電流計１６の出力信号を増
幅器に入力して処理することは容易なことである。さら
に第１５図において結合抵抗ｗ１は１つのロード抵抗Ｒ
１に対して複数個あり、それぞれのｗｌに入力端子ｘ１
が設けられている。第１図において結合抵抗ｗｉと入力
端子ｘ１に相当した機能を持ったシナプス回路が複数個
同一の共通読出しラインＬ１に接続されており、それぞ
れのシナプス回路に流れた電流を符号を含めて和算し、
１つの電流計１６で観測していることも第１５図の等価
回路と対応している。
以上の様に本実施例のメモリ素子は第１５図に示すニュ
ーロン素子の等価回路と機能的に対応しているためニュ
ーロン素子として機能させることができる。さらに本実
施例のメモリ素子は、シナプス回路が２つのトランジス
ター１３．１４と１つのＭ Ｉ Ｍ素子１１及び１つの
キャパシター１２から構成しているので、部品点数が少
なく、回路構成を単純にすることができる。その結果、
ニューロン素子のチップ化に際して集積度を上げること
ができ、消費電力を下げる（発熱を下げる）ことができ
、さらにシナプス回路の寄生容量を低下させて動作周波
数を上昇させるのに極めて有利となる。又、回路構成が
単純であるということは各構成素子間あるいは配線間の
干渉が少なく、又各構成素子のバラツキの伝播度も少な
くなるため、安定な動作をするメモリ素子を容易に、し
かも再現性よく作製することができる。
ーロン素子の等価回路と機能的に対応しているためニュ
ーロン素子として機能させることができる。さらに本実
施例のメモリ素子は、シナプス回路が２つのトランジス
ター１３．１４と１つのＭ Ｉ Ｍ素子１１及び１つの
キャパシター１２から構成しているので、部品点数が少
なく、回路構成を単純にすることができる。その結果、
ニューロン素子のチップ化に際して集積度を上げること
ができ、消費電力を下げる（発熱を下げる）ことができ
、さらにシナプス回路の寄生容量を低下させて動作周波
数を上昇させるのに極めて有利となる。又、回路構成が
単純であるということは各構成素子間あるいは配線間の
干渉が少なく、又各構成素子のバラツキの伝播度も少な
くなるため、安定な動作をするメモリ素子を容易に、し
かも再現性よく作製することができる。
又、本実施例のメモリ素子は、ＭＩＭ素子１１の１層（
絶縁ＩＩＩ）に用いられるＬＢ膜は基板に単結晶材料を
必要としないため、比較的平坦な蒸着金属面上に容易に
作製可能である。従って、シナプス回路をチップ化する
際、例えばキャパシター１２上にＭＩＭ素子コ１を比較
的容易に作製できて３次元化することができ、集積度を
さらに上昇させることが可能になる。また、各配線間の
絶縁膜やトランジスターのパッシベーション膜等の上に
エツチング等の前処理をせずにＭＩＭ素子１〕を作製す
ることができるのでチップ化プロセスが大幅に簡略化で
きる利点も持っている。
絶縁ＩＩＩ）に用いられるＬＢ膜は基板に単結晶材料を
必要としないため、比較的平坦な蒸着金属面上に容易に
作製可能である。従って、シナプス回路をチップ化する
際、例えばキャパシター１２上にＭＩＭ素子コ１を比較
的容易に作製できて３次元化することができ、集積度を
さらに上昇させることが可能になる。また、各配線間の
絶縁膜やトランジスターのパッシベーション膜等の上に
エツチング等の前処理をせずにＭＩＭ素子１〕を作製す
ることができるのでチップ化プロセスが大幅に簡略化で
きる利点も持っている。
又、ＭＩＭ素子］１の２つのＭ層（電極）は同種の金属
で作製することができるのでそのスイッチング特性は正
及び負のバイアス電圧に対して対称の特性を有する。従
ってＭＩＭ素子１１とキャパシター１２の直列接続によ
るメモリ回路は同一の回路で正及び負の電圧を記憶する
ことのできる両極性メモリとすることができる。このこ
とは１シナプスが興奮性と抑制性の２つの作用を兼ねる
というニューロン素子にとって最も本質的な用件を満た
すために決定的な役割を果たしている。すなわち、キャ
パシター１２の電圧をコンプリメンタリ−接続された２
つのトランジスター１３゜１４の両方のゲート電極に供
給することにより１つのシナプス回路に興奮性と抑制性
の２つの作用を持たせることができる。従来のニューロ
ン素子に用いられていたＲＡＭやＲＯＭ等の半導体メモ
リは、そのメモリ値が正又は負の片極性であったため、
その値によって制御される結合抵抗も興奮性又は抑制性
のいずれかの作用しか持たず、その結果、１つのニュー
ロン素子中には興奮性シナプス回路と、抑制性シナプス
回路の２系統を独立に設けていたことと比べると本実施
例は、そのシナプス回路数が従来のものの半分で同じ動
作が行なえる様になっている。このことは前述の部品点
数が少ないこと、及び回路が単純であること以上に素子
の集積化にとって有利な点である。
で作製することができるのでそのスイッチング特性は正
及び負のバイアス電圧に対して対称の特性を有する。従
ってＭＩＭ素子１１とキャパシター１２の直列接続によ
るメモリ回路は同一の回路で正及び負の電圧を記憶する
ことのできる両極性メモリとすることができる。このこ
とは１シナプスが興奮性と抑制性の２つの作用を兼ねる
というニューロン素子にとって最も本質的な用件を満た
すために決定的な役割を果たしている。すなわち、キャ
パシター１２の電圧をコンプリメンタリ−接続された２
つのトランジスター１３゜１４の両方のゲート電極に供
給することにより１つのシナプス回路に興奮性と抑制性
の２つの作用を持たせることができる。従来のニューロ
ン素子に用いられていたＲＡＭやＲＯＭ等の半導体メモ
リは、そのメモリ値が正又は負の片極性であったため、
その値によって制御される結合抵抗も興奮性又は抑制性
のいずれかの作用しか持たず、その結果、１つのニュー
ロン素子中には興奮性シナプス回路と、抑制性シナプス
回路の２系統を独立に設けていたことと比べると本実施
例は、そのシナプス回路数が従来のものの半分で同じ動
作が行なえる様になっている。このことは前述の部品点
数が少ないこと、及び回路が単純であること以上に素子
の集積化にとって有利な点である。
さらに本実施例のメモリ素子中のキャパシター１２に充
電された電圧（メモリー電圧）は、そのメモリー電圧を
書き込んだ時とは逆極性の電圧をメモリー書込電極１５
に印加することにより消去することができ、又新たに情
報を書き込むことが可能である。これはシナプスの結合
状態を変更することができるということであり、同一の
プロセスで作製したニューロン素子に様々な特性を持た
せたり、途中でその特性を変更することが容易となり極
めて幅広い使用法が可能となる。
電された電圧（メモリー電圧）は、そのメモリー電圧を
書き込んだ時とは逆極性の電圧をメモリー書込電極１５
に印加することにより消去することができ、又新たに情
報を書き込むことが可能である。これはシナプスの結合
状態を変更することができるということであり、同一の
プロセスで作製したニューロン素子に様々な特性を持た
せたり、途中でその特性を変更することが容易となり極
めて幅広い使用法が可能となる。
次に、第２実施例について説明する。
第５図は第２実施例に係るメモリ装置の構成を示す図で
ある。同図に示す３１．３２．３３はシナプス回路であ
り、各シナプス回路３１〜３３の一方の入力端子は各々
スイッチ５ｌｌａ。
ある。同図に示す３１．３２．３３はシナプス回路であ
り、各シナプス回路３１〜３３の一方の入力端子は各々
スイッチ５ｌｌａ。
５１２ａ、５１３ａを介して＋５■の直流電源に接続さ
れ、他方の入力端子は各々スイツＳ １１ ｂ。
れ、他方の入力端子は各々スイツＳ １１ ｂ。
５１２ｂ、５１３ｂを介して一５Ｖの直流電源に接続さ
れている。一方、各シナプス回路３１〜３３の各出力端
子は一端がアースされた共通読出しラインＬｌｌに共通
接続されている。
れている。一方、各シナプス回路３１〜３３の各出力端
子は一端がアースされた共通読出しラインＬｌｌに共通
接続されている。
シナプス回路３１〜３３の具体的な構成を第６図に示す
。同図に示すように、シナプス回路３１〜３３の基本的
な構成は第１図に示すニューロン素子と同じ構成である
。メモリ回路は、ポリイミドＬＢ膜３５を１層としたＭ
ＩＭ素子３６とキャパシター３７の直列接続回路より成
る。ＭＩＭ素子３６は、スライドガラスを基板３８とし
てアルミニウムの蒸着膜を上下２枚の電極（Ｍ）３９ａ
。
。同図に示すように、シナプス回路３１〜３３の基本的
な構成は第１図に示すニューロン素子と同じ構成である
。メモリ回路は、ポリイミドＬＢ膜３５を１層としたＭ
ＩＭ素子３６とキャパシター３７の直列接続回路より成
る。ＭＩＭ素子３６は、スライドガラスを基板３８とし
てアルミニウムの蒸着膜を上下２枚の電極（Ｍ）３９ａ
。
３９ｂとし、４０分子層（１６０人厚）のポリイミドＬ
Ｂ膜３５を絶縁層としたＭＩＭ構造の素子である。アル
ミニウム電極３９は直径３ ＋ａｍの円形である。この
様なＭＩＭ素子３６の一方の電極と、一方の電極がアー
スされているキャパシター３７の他方の電極とに、ｎ−
チャネルＦＥＴ４１およびｐ−チャネルＦＥＴ４２のド
レイン電極が接続されている。ｎ−チャネルＦＥＴ４１
には２ＳＫ２１６を、ｐ−チャネルＦＥＴ４２には２Ｓ
Ｊ７９を用い 書き込み電極に±９Ｖ、幅１０Ｃ１ｎＳ
の矩形パルスを印加したところ、キャパシター３７には
＋２Ｖの電圧がメモリー電圧として記録された（複合同
順）。また、各シナプス回路３１〜３３は、ｎ−チャネ
ルＦＥＴ４１のソースとｐ−チャネルＦＥＴ４２のドレ
インが共にｉ端子４３に接続されている。シナプス回路
３１３２３３におけるｉ端子４３は３つ共まとめて電流
計３４に接続されている。又、各シナプス回路３１〜３
３のローチャネルＦＥＴ４１のドレイン電極側となるｊ
子端子４４は、それぞれスイッチＳ］ｌａ、５１２ａ、
３１３ａを介して＋５ｖの直流電源に接続されている。
Ｂ膜３５を絶縁層としたＭＩＭ構造の素子である。アル
ミニウム電極３９は直径３ ＋ａｍの円形である。この
様なＭＩＭ素子３６の一方の電極と、一方の電極がアー
スされているキャパシター３７の他方の電極とに、ｎ−
チャネルＦＥＴ４１およびｐ−チャネルＦＥＴ４２のド
レイン電極が接続されている。ｎ−チャネルＦＥＴ４１
には２ＳＫ２１６を、ｐ−チャネルＦＥＴ４２には２Ｓ
Ｊ７９を用い 書き込み電極に±９Ｖ、幅１０Ｃ１ｎＳ
の矩形パルスを印加したところ、キャパシター３７には
＋２Ｖの電圧がメモリー電圧として記録された（複合同
順）。また、各シナプス回路３１〜３３は、ｎ−チャネ
ルＦＥＴ４１のソースとｐ−チャネルＦＥＴ４２のドレ
インが共にｉ端子４３に接続されている。シナプス回路
３１３２３３におけるｉ端子４３は３つ共まとめて電流
計３４に接続されている。又、各シナプス回路３１〜３
３のローチャネルＦＥＴ４１のドレイン電極側となるｊ
子端子４４は、それぞれスイッチＳ］ｌａ、５１２ａ、
３１３ａを介して＋５ｖの直流電源に接続されている。
同様に各シナプス回路のｐ−チャネルＦＥＴ４２のソー
ス電極側となる」一端子４５はスイッチ５ｌｌｂ、５１
２ｂ。
ス電極側となる」一端子４５はスイッチ５ｌｌｂ、５１
２ｂ。
５１３ｂを介して一５ｖの直流電源に接続されている。
Ｊ子端子４４とｊ一端子４５に接続されているスイッチ
は各シナプス回路毎に連動させてお（。
は各シナプス回路毎に連動させてお（。
本実施例のメモリ装置の基本的な動作は第１実施例と同
様である。すなわち、キャパシター３７に＋２Ｖが充電
されているシナプス回路において、入力スイッチをオン
させるとｎ−チャネルＦＥＴ４１のみがオンされるので
Ｊ子端子４４からｉ端子４３を経由して電流計３４に＋
２００ｍＡの電流が流れる。同様にしてキャパシター３
７に一２■が充電されている場合は電流計３４には一２
００ｍＡの電流が流れる。又、キャパシター３７が充電
されていない場合、ＦＥＴ４１，４２は両方ともオンさ
れず、電流は流れない。電流計３４では流れた電流の総
和が観ｎｊされる。
様である。すなわち、キャパシター３７に＋２Ｖが充電
されているシナプス回路において、入力スイッチをオン
させるとｎ−チャネルＦＥＴ４１のみがオンされるので
Ｊ子端子４４からｉ端子４３を経由して電流計３４に＋
２００ｍＡの電流が流れる。同様にしてキャパシター３
７に一２■が充電されている場合は電流計３４には一２
００ｍＡの電流が流れる。又、キャパシター３７が充電
されていない場合、ＦＥＴ４１，４２は両方ともオンさ
れず、電流は流れない。電流計３４では流れた電流の総
和が観ｎｊされる。
例えば、第７図に示すように、シナプス回路３１．３２
．３３のキャパシター３７に＋２Ｖの電圧を様々な組み
合わせで充電させておく。すなわち興奮性、抑制性結合
の重み付けを様々な組み合わせて記憶させる。ただし、
簡単のために入力スイッチＳｌｌ、１２．１３はすべて
オン（すべてのシナプス回路に信号が入力したことに相
当する）させた場合のみの結果を示す。
．３３のキャパシター３７に＋２Ｖの電圧を様々な組み
合わせで充電させておく。すなわち興奮性、抑制性結合
の重み付けを様々な組み合わせて記憶させる。ただし、
簡単のために入力スイッチＳｌｌ、１２．１３はすべて
オン（すべてのシナプス回路に信号が入力したことに相
当する）させた場合のみの結果を示す。
この結果、電流計３４の読みは各シナプス回路で制御さ
れた結合電流の総和を示した。
れた結合電流の総和を示した。
従って第２実施例のメモリ装置は、第１５図に示した生
物のニューロンと同等の動作をする極めてシンプルな電
子回路として働くことが確認できた。
物のニューロンと同等の動作をする極めてシンプルな電
子回路として働くことが確認できた。
この様なメモリ装置は、ニューラルネットワークチップ
を作製する際の単位ニューロン素子として使うことがで
き、本実施例のメモリ装置を使うことにより、上記第１
実施例と同様の効果を得ることができる。
を作製する際の単位ニューロン素子として使うことがで
き、本実施例のメモリ装置を使うことにより、上記第１
実施例と同様の効果を得ることができる。
次に、本発明の第３実施例について説明する。
第８図は第３実施例に係るメモリ装置の構成を示す図で
ある。このメモリ装置は、第６図に示すシナプス回路と
同様の構成をしたシナプス回路５０ （ｉ、ｊ）を４×
４（計１６ケ）のマトリックス状に配列したものである
。１方向に配列されている各シナプス回路は、同一のス
イッチＳ２１〜Ｓ２４を介して直Ｉｆｔ電源に接続され
ている。各スイッＳ２１〜Ｓ２４は各々連動している２
つのスイッチからなり、一方のスイッチは＋５Ｖの直流
電源に接続され、他方のスイッチは一５ｖの直流電源に
接続されている。また、ｊ方向に配列されている各シナ
プス回路はその出力端子がそれぞれ共通読出しラインＬ
２１〜Ｌ２４に接続されている。各共通読出しラインＬ
２１〜Ｌ２４はその一端が電流計５１〜５４を介してア
ースされている。このメモリ装置は、ニューロン素子が
４個接続されたニューラルネットワークを形成したもの
である。
ある。このメモリ装置は、第６図に示すシナプス回路と
同様の構成をしたシナプス回路５０ （ｉ、ｊ）を４×
４（計１６ケ）のマトリックス状に配列したものである
。１方向に配列されている各シナプス回路は、同一のス
イッチＳ２１〜Ｓ２４を介して直Ｉｆｔ電源に接続され
ている。各スイッＳ２１〜Ｓ２４は各々連動している２
つのスイッチからなり、一方のスイッチは＋５Ｖの直流
電源に接続され、他方のスイッチは一５ｖの直流電源に
接続されている。また、ｊ方向に配列されている各シナ
プス回路はその出力端子がそれぞれ共通読出しラインＬ
２１〜Ｌ２４に接続されている。各共通読出しラインＬ
２１〜Ｌ２４はその一端が電流計５１〜５４を介してア
ースされている。このメモリ装置は、ニューロン素子が
４個接続されたニューラルネットワークを形成したもの
である。
この様なニューラルネットワーク、の形成されたメモリ
装置で行列演算を並列処理する場合を例にして本実施例
の動作を説明する。
装置で行列演算を並列処理する場合を例にして本実施例
の動作を説明する。
ニューラルネットワークを形成する各シナプス回路５０
（ｉ、ｊ）に、スイッチＳ２１〜Ｓ２４を介して、それ
ぞれの回路内の書き込み電極に＋５ｖ又は−５Ｖ、幅１
００ｇｇ５の矩形パルスを印加することにより、キャパ
シターには＋２ｖ又は−２Ｖの電圧がメモリーされる。
（ｉ、ｊ）に、スイッチＳ２１〜Ｓ２４を介して、それ
ぞれの回路内の書き込み電極に＋５ｖ又は−５Ｖ、幅１
００ｇｇ５の矩形パルスを印加することにより、キャパ
シターには＋２ｖ又は−２Ｖの電圧がメモリーされる。
ただし、ｉ−ｊのシナプス回路（ｉ、ｊ）のキャパシタ
ーには電圧をメモリーさせずＯｖとした。
ーには電圧をメモリーさせずＯｖとした。
この状態でスイッチ２１，２２，２３．２４を順番にオ
ン、オフ、オン、オフの状態にした時の電流計５１．５
２，５３．５４の値を第９図に示す。シナプス回路（ｉ
、ｊ）のキャパシター電圧の組み合わせが第９図の様な
場合には、電流計５１．５２，５３．５４の値はそれぞ
れ２００■Ａ、 ＯｍＡ、 ＋２００ ｍＡ、 −４０
０ｍＡとなった。
ン、オフ、オン、オフの状態にした時の電流計５１．５
２，５３．５４の値を第９図に示す。シナプス回路（ｉ
、ｊ）のキャパシター電圧の組み合わせが第９図の様な
場合には、電流計５１．５２，５３．５４の値はそれぞ
れ２００■Ａ、 ＯｍＡ、 ＋２００ ｍＡ、 −４０
０ｍＡとなった。
第９図に示す表を、スイッチＳ２１，２２゜２３．２４
のオン状態を“１ｍ１オフ状態を“Ｏｍとして、各シナ
プス回路（ｉ、ｊ）の牛ヤバシター電圧が＋２■のとき
＋１．ＯＶのとき０ｌ−＝２Ｖのとき−１とし、さらに
電流計５１．５２゜５３．５４の°値を＋２０Ｃ１＋Ａ
で割った値に変換したものを第１０図に示す。
のオン状態を“１ｍ１オフ状態を“Ｏｍとして、各シナ
プス回路（ｉ、ｊ）の牛ヤバシター電圧が＋２■のとき
＋１．ＯＶのとき０ｌ−＝２Ｖのとき−１とし、さらに
電流計５１．５２゜５３．５４の°値を＋２０Ｃ１＋Ａ
で割った値に変換したものを第１０図に示す。
第１０図の表に示されているように、マトリクス状に配
置されたシナプス回路（ｉ、ｊ）の各キャパシター電圧
の組み合わせと、そのとき電流計５１〜５４／１すれる
電流とは、（６）式に示す行列演算と等価である。すな
わち 従って、スイッチＳ２１．２２，２３．２４のオン、オ
フ状態かベクトル情報で、各シナプス回路（ｉ、ｊ）の
キャパシターのメモリー電圧が行列情報を表わし、電流
計５１．５２．５３．５４の値が行列演算後のベクトル
情報を表わしている。
置されたシナプス回路（ｉ、ｊ）の各キャパシター電圧
の組み合わせと、そのとき電流計５１〜５４／１すれる
電流とは、（６）式に示す行列演算と等価である。すな
わち 従って、スイッチＳ２１．２２，２３．２４のオン、オ
フ状態かベクトル情報で、各シナプス回路（ｉ、ｊ）の
キャパシターのメモリー電圧が行列情報を表わし、電流
計５１．５２．５３．５４の値が行列演算後のベクトル
情報を表わしている。
又、以上の行列演算の速度は、回路の寄生容量によるお
くれ等の実装上の問題を考慮に入れなければ行列の次元
によらず、シナプス回路に用いたトランジスター１個分
のスイッチング速度に等しい。従って、第３実施例のメ
モリ装置を用いると極めて多次元の行列演算か高速で処
理できる。
くれ等の実装上の問題を考慮に入れなければ行列の次元
によらず、シナプス回路に用いたトランジスター１個分
のスイッチング速度に等しい。従って、第３実施例のメ
モリ装置を用いると極めて多次元の行列演算か高速で処
理できる。
次に、本発明の第４実施例について説明する。
この実施例は、第３実施例で説明したメモリ装置を用い
て、ホップフィールドモデルによる処理を実行させる例
である。
て、ホップフィールドモデルによる処理を実行させる例
である。
ホップフィールドモデルは、ニューラルネットワークを
動作させるためのシンプルなモデルとして１９８２年Ｊ
、Ｊ、Ｈｏｐｆｌｅｌｄにより提案された数学的モデル
である。このモデルは基本的には脳の機能の１つである
「連想機能」を模倣したものであり、その計算手法とし
て通常の行列演算法を用いているのでネットワークのハ
ード化が比較的容易なものである。
動作させるためのシンプルなモデルとして１９８２年Ｊ
、Ｊ、Ｈｏｐｆｌｅｌｄにより提案された数学的モデル
である。このモデルは基本的には脳の機能の１つである
「連想機能」を模倣したものであり、その計算手法とし
て通常の行列演算法を用いているのでネットワークのハ
ード化が比較的容易なものである。
ホップフィールドモデルの具体的実行は最初１９８５年
にＮ、Ｈ，Ｐａｒｈａｔらによって光学的に行なわれた
が、光学的には負の情報が取り扱えないこと、あるいは
メモリーマトリックスを写真法で作製した光透過マスク
を用いていたため、メモリーの書き換えが事実上不可能
なこと等の欠点があった。
にＮ、Ｈ，Ｐａｒｈａｔらによって光学的に行なわれた
が、光学的には負の情報が取り扱えないこと、あるいは
メモリーマトリックスを写真法で作製した光透過マスク
を用いていたため、メモリーの書き換えが事実上不可能
なこと等の欠点があった。
第４実施例のメモリ装置は、負の情報を扱うことができ
、メモリの書き換えも可能で、かつ並列処理によりホッ
プフィールドモデルを実行し、連想計算を可能とした例
である。以下にホップフィールドモデルの概要とそのメ
モリー素子との対応について述べる。
、メモリの書き換えも可能で、かつ並列処理によりホッ
プフィールドモデルを実行し、連想計算を可能とした例
である。以下にホップフィールドモデルの概要とそのメ
モリー素子との対応について述べる。
連想機能とは、「あいまいな情報」が入力された時、そ
の情報に最も似かよった記憶内容を呼び出す機能である
。このモデルで取り扱う情報は、＋１と−１の２値から
成るベクトルｖ１（−１とする。
の情報に最も似かよった記憶内容を呼び出す機能である
。このモデルで取り扱う情報は、＋１と−１の２値から
成るベクトルｖ１（−１とする。
このベクトルの次元はＮでり、ベクトルの種類はＭであ
る。従って、 ｉ−１，２，３，・・・、Ｎ ｍ−１，２，３，−、Ｍ −（６）となる。
る。従って、 ｉ−１，２，３，・・・、Ｎ ｍ−１，２，３，−、Ｍ −（６）となる。
これらのベクトル情報を（７）式で定義するＴｉｊマト
リックスの形で記憶しておく。
リックスの形で記憶しておく。
ただし、ｉ、ｊ−１，２・・・Ｎ
１ｊ−０
二〇Ｔｉｊマトリックスに、ｍ諺ｍ０のＶｊＬ−０ゝを
乗算することによりメモリを読出すとすると、・・・（
８）式 よって、 Ｖ ｉ ””ｍ （Ｎ −ｌ ） Ｖ ｉ
Ｌｍ）十Σαｍ、ｍｏＶｉ”” ・・・（９）式ただ
し、αｍ、ｍｏ”−Σ ｙ ｊ （ｍｏｌｖｊ ｔａｉ
１（９）式の第１項は人力したｙｊｆｍａ）を（Ｎ−１
）倍に増幅した項である。（９）式の第２項は各ベクト
ル成分をランダムに加算した、いわばクロストーク（ノ
イズ）成分である。αｍ、ｍｏは、十１と−１を（Ｎ−
１）回ランダムに加算したものだから平均は零であり、
その標準偏差はヤ （Ｎ−１）−となる。（９）式の第
２項はこれらを（Ｍ−１）同加算したものであるので、
その標準偏差は、 （Ｎ−１）（Ｍ−１）となる。も
しＮかＭよりも充分に大きければ（Ｎ−１）＞ （Ｎ
−１）（Ｍ−１）となるので、ｖ１°゛°ゝはｖ１ゝ”
°ゝ−＋１の時、正の値を取る確率が非常に高くなり、
ｙ ｊ（ｍａｌ、 ｌの時はその逆となる。従って、
ｖｌ（′″１の値が正の時はすべて＋１、それ以外の時
はすべて−１の値にしきい値化したもの、すなわちｓｇ
ｎ［Ｖｆ”’）］ハＶｉ１Ｍ６１の値に非常に近くなり
、このｓｇｎ［Ｖｉ ｌ−１０１］を新たにｙｌｌｓｏ
）として上述の計算をくり返すことにより、ｓ ｇｎ
［％Ｎ ”０２］は限りな（Ｖｉ Ｌ−・〕に近づく
。
乗算することによりメモリを読出すとすると、・・・（
８）式 よって、 Ｖ ｉ ””ｍ （Ｎ −ｌ ） Ｖ ｉ
Ｌｍ）十Σαｍ、ｍｏＶｉ”” ・・・（９）式ただ
し、αｍ、ｍｏ”−Σ ｙ ｊ （ｍｏｌｖｊ ｔａｉ
１（９）式の第１項は人力したｙｊｆｍａ）を（Ｎ−１
）倍に増幅した項である。（９）式の第２項は各ベクト
ル成分をランダムに加算した、いわばクロストーク（ノ
イズ）成分である。αｍ、ｍｏは、十１と−１を（Ｎ−
１）回ランダムに加算したものだから平均は零であり、
その標準偏差はヤ （Ｎ−１）−となる。（９）式の第
２項はこれらを（Ｍ−１）同加算したものであるので、
その標準偏差は、 （Ｎ−１）（Ｍ−１）となる。も
しＮかＭよりも充分に大きければ（Ｎ−１）＞ （Ｎ
−１）（Ｍ−１）となるので、ｖ１°゛°ゝはｖ１ゝ”
°ゝ−＋１の時、正の値を取る確率が非常に高くなり、
ｙ ｊ（ｍａｌ、 ｌの時はその逆となる。従って、
ｖｌ（′″１の値が正の時はすべて＋１、それ以外の時
はすべて−１の値にしきい値化したもの、すなわちｓｇ
ｎ［Ｖｆ”’）］ハＶｉ１Ｍ６１の値に非常に近くなり
、このｓｇｎ［Ｖｉ ｌ−１０１］を新たにｙｌｌｓｏ
）として上述の計算をくり返すことにより、ｓ ｇｎ
［％Ｎ ”０２］は限りな（Ｖｉ Ｌ−・〕に近づく
。
従って、入力されるベクトルがｙｊＬ−０）と一部違っ
ている場合でも、その誤まりビット数がＮに対しである
程度小さい時はｓ ｇ ｎ ［Ｖｉ ””’］は入力ベ
クトルよりＶｊ（′″０）に近ずき、連想処理が行われ
るものとなる。
ている場合でも、その誤まりビット数がＮに対しである
程度小さい時はｓ ｇ ｎ ［Ｖｉ ””’］は入力ベ
クトルよりＶｊ（′″０）に近ずき、連想処理が行われ
るものとなる。
以上かホップフィールドモデルに基づく連想処理の概要
である。この様な計算手法を図示したものが第１１図お
よび第１２図である。
である。この様な計算手法を図示したものが第１１図お
よび第１２図である。
第１１図は、Ｔｉｊマトリックスの形にＶｌ（−１ベク
トルを書き込む方法を示したものであり、各行列要素に
は図示の如き値が入っている。この様な、Ｔ ｊｊ７ト
リクスにＶｊ′″′０をかけ−ｃ ｙ ｔ （−ロ１を
呼び出す方法を示したのが第１２図である。
トルを書き込む方法を示したものであり、各行列要素に
は図示の如き値が入っている。この様な、Ｔ ｊｊ７ト
リクスにＶｊ′″′０をかけ−ｃ ｙ ｔ （−ロ１を
呼び出す方法を示したのが第１２図である。
第１２図に示す行列計算を第８図に示すメモリ装置で実
行するには、シナプス回路（ｉ、ｊ）のキャパシターに
Ｔｊｊの値と対応した電圧を充電させておき、ｙｊｆｍ
ａ１と対応させてスイッチ２１゜２２．２３．２４をオ
ン、オフさせればよい。ただしスイッチオンの状態をＶ
ｊＬｆｆｉＯ）の＋１の値に対応させると、スイッチオ
フの状態は零に対応してしまう。そこで、Ｖｔ（−３の
値を＋１又は−１から片極性の＋１または零にとり直し
てそのベクトルをｂＩｔｍ）と書き直す。そして（７）
式のＶｉ ”’ に（２ｂｉ ’−’ 、−１）を代入
し、（８）式のｖｊ″″。′とｂｊ＋５ａｏｌに書き換
えても前述と同様ｓ ｇ ｎ ［ｂｉ ””］はｂ１ｆ
′″１に収束する。すなわち連想機能は保たれる。
行するには、シナプス回路（ｉ、ｊ）のキャパシターに
Ｔｊｊの値と対応した電圧を充電させておき、ｙｊｆｍ
ａ１と対応させてスイッチ２１゜２２．２３．２４をオ
ン、オフさせればよい。ただしスイッチオンの状態をＶ
ｊＬｆｆｉＯ）の＋１の値に対応させると、スイッチオ
フの状態は零に対応してしまう。そこで、Ｖｔ（−３の
値を＋１又は−１から片極性の＋１または零にとり直し
てそのベクトルをｂＩｔｍ）と書き直す。そして（７）
式のＶｉ ”’ に（２ｂｉ ’−’ 、−１）を代入
し、（８）式のｖｊ″″。′とｂｊ＋５ａｏｌに書き換
えても前述と同様ｓ ｇ ｎ ［ｂｉ ””］はｂ１ｆ
′″１に収束する。すなわち連想機能は保たれる。
この場合、Ｔｉｊの各要素の値は第１１図と同じままで
、ｂＨＬ＠ａゝをかけてｂｉｔ＋＋＋ｅ）を得るのは第
１３図にに示す様な計算をすればよい。
、ｂＨＬ＠ａゝをかけてｂｉｔ＋＋＋ｅ）を得るのは第
１３図にに示す様な計算をすればよい。
第１３図に示す行列計算の場合には、スイッチＳ２１，
２２．２３．２４の（オン、オフ）とｂｊＬ′″０２の
値（＋１．０）が対応する。ｂｊ（０の値をスイッチで
入力した時に電流計５１．５２゜５３．５４の示す値が
第１３図に示すｂｊＩ−°２に対応する。又、Ｔｔｊの
各要素の値を正の値はすべて＋１、負の値はすべて−１
という様にクリッピングして（＋４．０．−１）の３値
に直して第１０図に示す様な計算法を行なっても近似的
に連想機能は変わらない。
２２．２３．２４の（オン、オフ）とｂｊＬ′″０２の
値（＋１．０）が対応する。ｂｊ（０の値をスイッチで
入力した時に電流計５１．５２゜５３．５４の示す値が
第１３図に示すｂｊＩ−°２に対応する。又、Ｔｔｊの
各要素の値を正の値はすべて＋１、負の値はすべて−１
という様にクリッピングして（＋４．０．−１）の３値
に直して第１０図に示す様な計算法を行なっても近似的
に連想機能は変わらない。
従って、本実施例によれば、第８図に示すメモリ装置を
用いて、ホップフィールドモデルの電気的実行が可能に
なる。この際取り扱うベクトルの成分ごとに並列処理す
ることができるので計算が非常に高速になる。又、回路
が単純なため高集積度のチップ化の可能性があり、極め
て高精度、大容量の連想型ニューラルネットワークチッ
プの実現が期待できる。
用いて、ホップフィールドモデルの電気的実行が可能に
なる。この際取り扱うベクトルの成分ごとに並列処理す
ることができるので計算が非常に高速になる。又、回路
が単純なため高集積度のチップ化の可能性があり、極め
て高精度、大容量の連想型ニューラルネットワークチッ
プの実現が期待できる。
又、ＴｉｊＯ値を記憶しているキャパシターの電圧は電
気的に消去及び再書き込みが可能なため、同一のチップ
に任意のメモリー内容（Ｔｉｊの値）の書き込みあるい
は変更が容易に行なえる。そのため本実施例のメモリ装
置を学習型のニューラルネットワークへ応用することも
できる。
気的に消去及び再書き込みが可能なため、同一のチップ
に任意のメモリー内容（Ｔｉｊの値）の書き込みあるい
は変更が容易に行なえる。そのため本実施例のメモリ装
置を学習型のニューラルネットワークへ応用することも
できる。
以上詳記したように本発明によれば、回路素子数が極め
て少なく回路構成および情報処理を単純なニューラルネ
ットワークで実現するのに極めて有用なメモリ素子およ
びメモリ装置を提供できる。
て少なく回路構成および情報処理を単純なニューラルネ
ットワークで実現するのに極めて有用なメモリ素子およ
びメモリ装置を提供できる。
第１図は第１実施例の構成図、第２図はＭＩＭ素子のメ
モリ機能を説明するための図、第３図および第４図はメ
モリ回路の履歴現象を説明するための図、第５図は第２
実施例の構成図、第６図は第５図に示すシナプス回路の
構成図、第７図はメモリ装置における蓄積電荷と読出し
電流との関係を示す図、第８図は第３実施例の構成図、
第９図および第１０図はメモリ装置における蓄積電荷と
読出し電流との関係を示す図、第１１図および第１２図
は第３実施例における行列演算を説明するための図、第
１３図は第４実施例での行列演算を説明するための図、
第１４図は神経回路の模式図、第１５図は神経回路の等
価回路図である。 １０、シナプス回路、１１・・・ＭＩＭ素子、１２・・
・キャパシター １３・・・ｎ−ＭＯＳ）ランシスター
１４・・・ｐ−ＭＯＳ）ランシスター１５・・・書込
み電極、１６・・電流計。
モリ機能を説明するための図、第３図および第４図はメ
モリ回路の履歴現象を説明するための図、第５図は第２
実施例の構成図、第６図は第５図に示すシナプス回路の
構成図、第７図はメモリ装置における蓄積電荷と読出し
電流との関係を示す図、第８図は第３実施例の構成図、
第９図および第１０図はメモリ装置における蓄積電荷と
読出し電流との関係を示す図、第１１図および第１２図
は第３実施例における行列演算を説明するための図、第
１３図は第４実施例での行列演算を説明するための図、
第１４図は神経回路の模式図、第１５図は神経回路の等
価回路図である。 １０、シナプス回路、１１・・・ＭＩＭ素子、１２・・
・キャパシター １３・・・ｎ−ＭＯＳ）ランシスター
１４・・・ｐ−ＭＯＳ）ランシスター１５・・・書込
み電極、１６・・電流計。
Claims (5)
- （１）絶縁層およびこの絶縁層の上下に対向配置された
導電体層からなり非線形の導電率特性を有する非線形導
電率素子と、この非線形導電率素子に直列に接続され電
荷保持特性を有する電荷保持素子と、この電荷保持素子
の電圧によって導通制御され印加される読出し電圧によ
って前記電荷保持素子に記憶されている情報を読出すス
イッチング素子とを具備したことを特徴とするメモリ素
子。 - （２）前記スイッチング素子は、正の読出し電圧が印加
され前記電荷保持素子の電圧によって導通制御される第
１のトランジスタと、負の読出し電圧が印加され前記電
荷保持素子の電圧によって導通制御される第２のトラン
ジスタとからなることを特徴とする請求項１記載のメモ
リ素子。 - （３）請求項１記載のメモリ素子を複数配し、少なくと
も２以上のメモリ素子の前記読出し電圧が印加される各
入力端子を共通接続し、かつ、それらメモリ素子の読出
し電圧が印加される各出力端子を共通接続して複数のメ
モリ素子をマトリクス配線したことを特徴とするメモリ
装置。 - （４）前記共通接続されている入力端子から入力される
ベクトル情報に基いた行列演算を前記マトリクス配線さ
れている複数のメモリ素子で並列処理し、その処理結果
を前記共通接続されている出力端子から出力することを
特徴とする請求項３記載のメモリ装置。 - （５）前記行列演算によってホップフィールドモデルを
実行し、連想機能を持たせたことを特徴とする請求項４
記載のメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032703A JPH03236275A (ja) | 1990-02-14 | 1990-02-14 | メモリ素子およびメモリ装置 |
| US07/651,654 US5220202A (en) | 1990-02-14 | 1991-02-06 | Memory device and memory apparatus using the same suitable for neural network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032703A JPH03236275A (ja) | 1990-02-14 | 1990-02-14 | メモリ素子およびメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236275A true JPH03236275A (ja) | 1991-10-22 |
Family
ID=12366211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032703A Pending JPH03236275A (ja) | 1990-02-14 | 1990-02-14 | メモリ素子およびメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5220202A (ja) |
| JP (1) | JPH03236275A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329485A (en) * | 1990-11-01 | 1994-07-12 | Olympus Optical Co., Ltd. | Memory device |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| US5537512A (en) * | 1993-05-26 | 1996-07-16 | Northrop Grumman Corporation | Neural network elements |
| US5548683A (en) * | 1994-05-05 | 1996-08-20 | Grumman Aerospace Corporation | Data fusion neural network |
| US5835902A (en) * | 1994-11-02 | 1998-11-10 | Jannarone; Robert J. | Concurrent learning and performance information processing system |
| US6847071B2 (en) * | 2001-06-06 | 2005-01-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US20030236759A1 (en) * | 2002-06-21 | 2003-12-25 | Tsung-Hsuan Ho | Neural network for determining the endpoint in a process |
| US8266085B1 (en) | 2012-02-06 | 2012-09-11 | The United States Of America As Represented By The Secretary Of The Army | Apparatus and method for using analog circuits to embody non-lipschitz mathematics and properties using attractor and repulsion modes |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4535349A (en) * | 1981-12-31 | 1985-08-13 | International Business Machines Corporation | Non-volatile memory cell using a crystalline storage element with capacitively coupled sensing |
| JPS60106180A (ja) * | 1983-11-15 | 1985-06-11 | Citizen Watch Co Ltd | ＭｉＭダイオ−ド |
| JPH0770690B2 (ja) * | 1986-01-14 | 1995-07-31 | オリンパス光学工業株式会社 | 三次元トンネルメモリ装置 |
| US4737929A (en) * | 1986-04-14 | 1988-04-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Highly parallel computation network employing a binary-valued T matrix and single output amplifiers |
| US4996648A (en) * | 1987-10-27 | 1991-02-26 | Jourjine Alexander N | Neural network using random binary code |
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1991
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| Publication number | Publication date |
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