JPH03236252A - Having built-in test circuit integrated circuit - Google Patents

Abstract

PURPOSE:To perform a bias test readily after the manufacture of a semiconductor integrated circuit and to reduce the manufacturing cost of a bias testing board by providing an external control terminal for applying a voltage signal for controlling ON/OFF of each switch constituting a bias testing circuit, and housing a main circuit part and the bias testing circuit for the main circuit part in the same chip. CONSTITUTION:A voltage signal at a high level is applied to the gates of MOS transistors 7a, 7b,...7n and 9a, 9b,...9n through an external control terminal 10 from the outside. Thus the potential is kept at a high level. Then, the potential is in the state higher than that of an electrode at a gate threshold value. The MOS transistors are kept in the non-conducting state. Meanwhile, a voltage signal at a low level is applied to the gates of the MOS transistors through the external control terminal 10 from the outside, and the potential is kept at the low level. Then, the MOS transistors are kept in the conducting state. Thus, the ordinary functional state and the bias testing state of a main circuit part 2 can be controlled readily from the outside through the external control terminal.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイアス試験回路を内蔵した試験回路内蔵形集
積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a built-in test circuit type integrated circuit having a built-in bias test circuit.

〔従来の技術〕[Conventional technology]

従来、半導体集積回路の製造後には、潜在的欠陥を含む
デバイスを種々の試験によって除去するため所謂スクリ
ーニングが行われるでいる。このスクリーニングにおけ
るバイアス試験又は評価試験におけるバイアス試験にお
いては、その半導体集積回路の入出力端子は外部抵抗を
介して電源端子に接続し、バイアス電圧をかけバイアス
試験が実施されていた。Conventionally, after manufacturing a semiconductor integrated circuit, so-called screening is performed to remove devices containing potential defects through various tests. In the bias test in the screening or the bias test in the evaluation test, the input/output terminals of the semiconductor integrated circuit are connected to a power supply terminal via an external resistor, and a bias voltage is applied to perform the bias test.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の半導体集積回路のバイアス試験にあって
は、その半導体集積回路の入出力端子に外部抵抗をそれ
ぞれ接続する必要があることからバイアス試験が面倒で
あり、また、そのバイアス試験ボードの制作コストも高
くなるという不都合があった。更には半導体集積回路の
種類（品種）が異なると入出力端子の配置が異なるため
、バイアス試験ボードを共用することが出来ず、品種毎
に制作しなければならないという不都合があった。In the conventional bias test of semiconductor integrated circuits mentioned above, it is necessary to connect external resistors to the input and output terminals of the semiconductor integrated circuit, which makes the bias test cumbersome, and the production of the bias test board is difficult. This also has the disadvantage of increasing costs. Furthermore, since the arrangement of input/output terminals is different for different types (products) of semiconductor integrated circuits, the bias test board cannot be shared and must be manufactured for each product.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、半導体集積回路の製造後におけるスク
リーニングや評価試験等で行われるバイアス試験を容易
に実施できるとともに、バイアス試験ボードの制作コス
トの低減を図り得る試験回路内蔵形集積回路を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an integrated circuit with a built-in test circuit that allows easy implementation of bias tests performed in screening, evaluation tests, etc. after manufacturing semiconductor integrated circuits, and reduces production costs of bias test boards. There is a particular thing.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は、同一チップ内に主回路部とこの主回路部用の
入出力端子のバイアス試験回路とを内蔵している。この
バイアス試験回路を、各入出力端子に各−つずつ接続さ
れた抵抗及び当該各抵抗にその一端が接続されたスイッ
チとにより構成している。そして、各スイッチの他端側
を電源端子に接続するとともに、該各スイッチの導通・
非導通を制御する電圧信号印加用の外部制御端子を設は
等の構成を採っている。これによって、前述した目的を
達成しようとするものである。The present invention incorporates a main circuit section and a bias test circuit for input/output terminals for the main circuit section in the same chip. This bias test circuit is constituted by a resistor connected to each input/output terminal, and a switch whose one end is connected to each resistor. Then, connect the other end of each switch to the power supply terminal, and check the continuity of each switch.
The structure includes an external control terminal for applying a voltage signal to control non-conduction. This aims to achieve the above-mentioned objective.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面に基づいて説明する。 Hereinafter, one embodiment of the present invention will be described based on the drawings.

第１図において、チップ１内には、主回路部（半導体集
積回路）２と、この主回路部用のバイアス試験回路３と
が内蔵されている。In FIG. 1, a chip 1 includes a main circuit section (semiconductor integrated circuit) 2 and a bias test circuit 3 for the main circuit section.

主回路部２の入力端子４ａ、　　４ｂ、・・・・・・、
４ｎは、各々抵抗６ａ、６ｂ、・・・・・・、６ｎに接
続され、各抵抗６ａ、６ｂ　　・・・・・・、６ｎには
、スイッチとしてのｐチャネルＭＯ３）タンジスタ（以
下、必要に応じてｒＭＯ３）ランジスタ」という。）７
ａ、７ｂ、・・・・・・７ｎのそれぞれのドレインが接
続されている。これらのＭＯＳ）ランジスタフａ。Input terminals 4a, 4b, . . . of main circuit section 2
4n are connected to resistors 6a, 6b, . . . , 6n, respectively, and each resistor 6a, 6b, . Accordingly, it is called "rMO3) transistor". )7
The respective drains of a, 7b, . . . 7n are connected. These MOS) Langistaf a.

７ｂ、・・・・・・７ｎのソースは電源端子■に接続さ
れている。主回路部２の出力端子５ａ、５ｂ、・・・・
・・５ｎも同様にして、抵抗８ａ、８ｂ、・・・・・・
８ｎとＭＯＳ）ランジスタ９ａ、９ｂ、・・・・・・、
９ｎの直列回路をそれぞれ介して電源端子■に接続され
ている。The sources of 7b, . . . 7n are connected to the power supply terminal ■. Output terminals 5a, 5b of main circuit section 2,...
...5n in the same way, resistors 8a, 8b,...
8n and MOS) transistors 9a, 9b,...
They are connected to the power supply terminal (2) through 9n series circuits, respectively.

本実施例では、抵抗６ａ、６ｂ、・・・・・・、６ｎ。In this embodiment, the resistors 6a, 6b, . . . , 6n.

８ａ、８ｂ、・・・・・・８ｎ及びＭＯ３Ｉ−ランジス
タフａ、　７　ｂ、　＝７ｎ、　９　ａ、　９　ｂ、　
＝　　９ｎとから、バイアス試験回路３が構成されてい
る。8a, 8b, ...... 8n and MO3I-Rangistaph a, 7 b, = 7n, 9 a, 9 b,
= 9n, the bias test circuit 3 is constructed.

更に、このバイアス試験回路３を構成するＭＯＳトラン
ジスタ７　ａ、　　７　ｂ、　＝７　ｎ、　　９　ａ、
　　９　ｂ・・・・・・、９ｎのそれぞれのゲートには
外部制御端子１０が接続されている。この外部制御端子
１０は試験用として特に設けられたものである。Further, MOS transistors 7 a, 7 b, =7 n, 9 a, configuring this bias test circuit 3
An external control terminal 10 is connected to each gate of 9b..., 9n. This external control terminal 10 is specially provided for testing purposes.

次に上記実施例の全体的動作を説明する。Next, the overall operation of the above embodiment will be explained.

外部制御端子１０を介してＭＯＳトランジスタ７ａ、７
ｂ、−７ｎ、９ａ、９ｂ、−”、９ｎのゲートに高レベ
ルの電圧信号（制御信号）を外部より印加して当該電位
を高レベルに保つと、該電位がゲート闇値電圧より高電
位の状態となって、ＭＯＳ）ランジスタが７ａ、７ｂ、
・・・・・・７ｎ、９ａ、９ｂ、・・・・・・、９ｎｎ
非違（ＯＦＦ）状態で維持される。このため、主回路部
２は、入力端子４ａ、４ｂ、・・・・・・、４ｎと出力
端子５ａ、５ｂ、・・・・・・、５ｎの間で通常の機能
動作を行う。MOS transistors 7a, 7 via external control terminal 10
When a high-level voltage signal (control signal) is externally applied to the gates of b, -7n, 9a, 9b, -'' and 9n and the potential is kept at a high level, the potential becomes higher than the gate dark value voltage. In this state, the MOS transistors 7a, 7b,
...7n, 9a, 9b, ..., 9nn
It is maintained in the off state. Therefore, the main circuit section 2 performs normal functional operations between the input terminals 4a, 4b, ..., 4n and the output terminals 5a, 5b, ..., 5n.

一方、外部制御端子１０を介してＭＯＳトランジスタ７
ａ、７ｂ、・・・・・・７ｎ、９ａ、９ｂ、・・・・・
・９ｎのゲートに、低レベルの電圧信号（制御信号）を
外部より印加（若しくは何も制御信号を印加しない）し
て当該電位を低レベルに保つと該電位がゲート閾値電圧
より低電位の状態となってＭＯＳトランジスタ７　ａ、
　　７　ｂ、　＝１　ｎ、　　９　ａ。On the other hand, the MOS transistor 7
a, 7b,...7n, 9a, 9b,...
・If a low-level voltage signal (control signal) is externally applied to the gate of 9n (or no control signal is applied) and the potential is kept at a low level, the potential is lower than the gate threshold voltage. As a result, the MOS transistor 7 a,
7 b, =1 n, 9 a.

９ｂ　・・・・・・　９ｎが導通（ＯＮ）状態で維持さ
れる。このため、主回路部２の入力端子４ａ、４ｂ。9b...9n is maintained in a conductive (ON) state. Therefore, the input terminals 4a and 4b of the main circuit section 2.

・・・・・・、４ｎと出力端子５ａ、５ｂ、・・・・・
・、５ｎは、抵抗６ａ、６ｂ、−−−−＝、６ｎ、、８
ａ、８ｂ、−・・・８ｎをそれぞれ介して電源端子■に
接続され、バイアス状態となり、スクリーニング又は評
価試験等で実施するバイアス試験の状態を維持すること
ができる。......, 4n and output terminals 5a, 5b, ...
・, 5n is the resistance 6a, 6b, ----=, 6n, , 8
A, 8b, . . . , 8n are connected to the power supply terminal ① respectively, and the bias state is established, and the state of the bias test carried out in screening or evaluation tests, etc. can be maintained.

以上説明した本実施例によると、主回路部２の通常の機
能状態とスクリーニング又は評価試験等で実施するバイ
アス試験状態を外部制御端子１０を介して外部より容易
に制御することができる。According to the embodiment described above, the normal functional state of the main circuit section 2 and the bias test state performed in screening or evaluation tests can be easily controlled from the outside via the external control terminal 10.

尚、上記実施例では、スイッチとしてｐチャネルＭＯ３
）ランジスタを使用する場合を例示したが、ＰＮＰ型ト
ランジスタを用いても同様の効果を得ることができる。In the above embodiment, p-channel MO3 is used as the switch.
) Although the case where a transistor is used is shown as an example, the same effect can be obtained by using a PNP type transistor.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、バイアス試験回
路を構成する各スイッチの導通・非導通を制御する電圧
信号印加用の外部制御端子を設けたことから、主回路部
の通常の機能状態とスクリニング又は評価試験等で実施
するバイアス試験状態を外部制御端子を介して外部より
容易に制御することができ、同一チップ内に主回路部と
この主回路部用のバイアス試験回路とを内蔵したことか
ら、バイアス試験状態を作るために、入出力端子に外部
抵抗を接続する必要がないのでそのバイアス試験を容易
に実施することができ、更には、バイアス試験ボードの
共用化が図れることからバイアス試験ボードの制作コス
トを低減することができるという従来にない優れた試験
回路内蔵形集積回路を提供することができる。As explained above, according to the present invention, since an external control terminal for applying a voltage signal to control conduction/non-conduction of each switch constituting the bias test circuit is provided, the normal functional state of the main circuit section is The state of bias tests carried out in screening or evaluation tests can be easily controlled from the outside via an external control terminal, and the main circuit section and the bias test circuit for this main circuit section are built into the same chip. Therefore, it is not necessary to connect external resistors to the input/output terminals to create a bias test state, so the bias test can be easily performed, and furthermore, the bias test board can be shared. It is possible to provide an unprecedented integrated circuit with a built-in test circuit that can reduce the production cost of a bias test board.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の構成を示す説明図である。 １・・・・・・チップ、２・・・・・・主回路部、３・
・・・・・バイアス試験回路、４ａ、４ｂ、・・・・・
・、４ｎ・・・・・・入力端子、５ａ、５ｂ、・・・・
・・、５ｎ・・・・・・出力端子、６ａ。 ６ｂ、・・・・・・、６ｎ、８ａ、８ｂ、・・・・・・
　８ｎ・・・・・・抵抗、７ａ、７ｂ、−・−，７ｎ、
９ａ、９ｂ、　・・・・・・、９ｎ・・・・・・スイッ
チとしてのｐチャネルＭＯＳトランジスタ、１０・・・
・・・外部制御端子、■・・・・・・電源端子。FIG. 1 is an explanatory diagram showing the configuration of an embodiment of the present invention. 1... Chip, 2... Main circuit section, 3.
...Bias test circuit, 4a, 4b, ...
・, 4n... Input terminal, 5a, 5b,...
..., 5n... Output terminal, 6a. 6b,..., 6n, 8a, 8b,...
8n...Resistance, 7a, 7b, ---, 7n,
9a, 9b, ..., 9n...p channel MOS transistor as a switch, 10...
...External control terminal, ■...Power supply terminal.

Claims (2)

【特許請求の範囲】[Claims] （１）、同一チップ内に主回路部とこの主回路部用のバ
イアス試験回路とを内蔵し、 前記バイアス試験回路を、各入出力端子に各一つずつ接
続された抵抗及び当該各抵抗にその一端が接続されたス
イッチとにより構成し、 前記各スイッチの他端側を電源端子に接続するとともに
、該各スイッチの導通・非導通を制御する電圧信号印加
用の外部制御端子を設けたことを特徴とする試験回路内
蔵形集積回路。(1) A main circuit section and a bias test circuit for this main circuit section are built into the same chip, and the bias test circuit is connected to a resistor connected to each input/output terminal and to each of the resistors. and a switch connected to one end thereof, the other end of each switch is connected to a power supply terminal, and an external control terminal is provided for applying a voltage signal to control conduction/non-conduction of each switch. An integrated circuit with a built-in test circuit. （２）、前記各スイッチが、前記制御端子が高レベルに
保持された場合に非導通状態を保ち、低レベルに保持さ
れた場合に導通状態を保つ素子であることを特徴とした
請求項１記載の試験回路内蔵形集積回路。(2) Each of the switches is an element that maintains a non-conducting state when the control terminal is held at a high level and maintains a conducting state when the control terminal is held at a low level. Integrated circuit with built-in test circuit as described.