JPH03235523A - Pll回路 - Google Patents
Pll回路Info
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- JPH03235523A JPH03235523A JP2031956A JP3195690A JPH03235523A JP H03235523 A JPH03235523 A JP H03235523A JP 2031956 A JP2031956 A JP 2031956A JP 3195690 A JP3195690 A JP 3195690A JP H03235523 A JPH03235523 A JP H03235523A
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- 238000010586 diagram Methods 0.000 description 17
- 238000001514 detection method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 241000600169 Maro Species 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、PLL周波数シンセサイザに関し、特に、高
速な同期完了を必要とするPLL回路に関する。
速な同期完了を必要とするPLL回路に関する。
[従来の技術J
第7図は、従来のPLL周波数シンセサイザの構成の一
例を示す図である。
例を示す図である。
このPLLは、位相比較器1と、ループフィルタ2と、
電圧制御発振器(以下、rveo、1という)3と、可
変分周器4とがループを形成したものである。
電圧制御発振器(以下、rveo、1という)3と、可
変分周器4とがループを形成したものである。
基準信号frと比較信号fマとの位相を位相比較器1が
比較し、両信号の位相が一致していると、位相比較器1
の比較出力から信号は出ないが、両信号に位相差が存在
すると、その位相差に相当する信号が出力される。
比較し、両信号の位相が一致していると、位相比較器1
の比較出力から信号は出ないが、両信号に位相差が存在
すると、その位相差に相当する信号が出力される。
位相比較器1から出力された信号は、位相誤差電圧であ
り、ループフィルタ2によって高周波成分が除去され、
VCO3の制御電圧として■CO3に印加され、その出
力発振周波数fOを可変制御する。
り、ループフィルタ2によって高周波成分が除去され、
VCO3の制御電圧として■CO3に印加され、その出
力発振周波数fOを可変制御する。
この発振周波数fOは、可変分周器4によって17N倍
に分周された後、比較信号fマとじて位相比較器lに帰
還される。
に分周された後、比較信号fマとじて位相比較器lに帰
還される。
このような従来のPLL回路において、基準信号frに
位相同期した周波数fo (= N 11fr)の信号
がVCO3の出力端子に取り出される。したがって、可
変分周器4の分周比Nを外部制御信号によって任意の値
に可変することによって、希望の周波数fOを出力する
ことができる。
位相同期した周波数fo (= N 11fr)の信号
がVCO3の出力端子に取り出される。したがって、可
変分周器4の分周比Nを外部制御信号によって任意の値
に可変することによって、希望の周波数fOを出力する
ことができる。
初期状態として、分周比はNu、VCO3の出力周波数
はfol (=N1・fr) 、基準信号の周波数は
frで同期ロックしているとする。ここで、分周比をN
2に切換え、出力周波数f02(=N2・fr)に切換
えた場合を考える。
はfol (=N1・fr) 、基準信号の周波数は
frで同期ロックしているとする。ここで、分周比をN
2に切換え、出力周波数f02(=N2・fr)に切換
えた場合を考える。
上記従来のPLL回路では、リンギングを起こしながら
次第に周波数f02に収束し5周波数f02で出力周波
数が安定する。この場合、1.5GHz帯のシンセサイ
ザにおいて、周波数ステー2プ25MHz (= f0
2− fol )の周波数切換に要する時間は、シミュ
レーションの結果、約501secであった。
次第に周波数f02に収束し5周波数f02で出力周波
数が安定する。この場合、1.5GHz帯のシンセサイ
ザにおいて、周波数ステー2プ25MHz (= f0
2− fol )の周波数切換に要する時間は、シミュ
レーションの結果、約501secであった。
このようなPLL回路において、可変分周器4の分周比
をNlからN2に切換えることによって、出力周波数を
fOlかもf02へ切換える場合、可変分周器4の分周
比を切換えた直後は、基準信号周波数frと比較周波数
fマとの周波数差が大きいので、PLL回路が再び同期
状態にロックするまでの時間が長くかかるという欠点が
ある。
をNlからN2に切換えることによって、出力周波数を
fOlかもf02へ切換える場合、可変分周器4の分周
比を切換えた直後は、基準信号周波数frと比較周波数
fマとの周波数差が大きいので、PLL回路が再び同期
状態にロックするまでの時間が長くかかるという欠点が
ある。
この欠点を解決する手法として、周波数切換時に、まず
ループスイッチを開き、次に、希望する周波数f02に
相当する制御電圧なり/A変換器を用いてVCO3に加
え、基準信号の周波数と比較信号の周波数とを合わせ、
その後、ループスイッチを閉じるものが提案されている
(参考文献:垂澤ら 1989信学全大(春季)B−8
20)。
ループスイッチを開き、次に、希望する周波数f02に
相当する制御電圧なり/A変換器を用いてVCO3に加
え、基準信号の周波数と比較信号の周波数とを合わせ、
その後、ループスイッチを閉じるものが提案されている
(参考文献:垂澤ら 1989信学全大(春季)B−8
20)。
このようにすることによって、高速な周波数切換を実現
することができる。
することができる。
[発明が解決しようとする課題]
上記提案方法においては、D/A変換器に誤差が存在す
るので、D/A変換器で設定した周波数と希望周波数と
の間に誤差を生じる。この誤差が大きいと、ループスイ
ッチを閉じてから同期状態にロックするまでの時間が長
くなるので、周波数設定誤差を非常に小さくする必要が
ある。このためには、非常に高分解能のD/A変換器を
必要とするという問題がある。たとえば、周波数ステッ
ブが25MHzで設定精度を±500Hzとすると、D
/A変換器の分解能は15ビツトにも及ぶ。
るので、D/A変換器で設定した周波数と希望周波数と
の間に誤差を生じる。この誤差が大きいと、ループスイ
ッチを閉じてから同期状態にロックするまでの時間が長
くなるので、周波数設定誤差を非常に小さくする必要が
ある。このためには、非常に高分解能のD/A変換器を
必要とするという問題がある。たとえば、周波数ステッ
ブが25MHzで設定精度を±500Hzとすると、D
/A変換器の分解能は15ビツトにも及ぶ。
また、高分解能のD/A変換器を使用したとしても、V
CO3の特性に個体差があるために、これを制御回路に
個別に記憶させておく必要があり、また、VCO3の温
度変化や経年変化に対応するために、VCO3の特性変
化に対して補償する回路も必要になる等、回路が複雑化
するという問題も発生する。
CO3の特性に個体差があるために、これを制御回路に
個別に記憶させておく必要があり、また、VCO3の温
度変化や経年変化に対応するために、VCO3の特性変
化に対して補償する回路も必要になる等、回路が複雑化
するという問題も発生する。
本発明は、高速かつ高精度の周波数切換を行なう場合、
低分解能のD/A変換器を使用して出力周波数の初期設
定回路を構成で5、また、Vc。
低分解能のD/A変換器を使用して出力周波数の初期設
定回路を構成で5、また、Vc。
3の特性を個別に記憶させておく必要を排除し、さらに
VCO3の特性変化を補償する回路を排除することによ
って回路を簡素化できるPLL回路を提供することを目
的とするものである。
VCO3の特性変化を補償する回路を排除することによ
って回路を簡素化できるPLL回路を提供することを目
的とするものである。
[課題を解決する手段]
本発明は、ループを開閉する手段と、少なくとも2つの
初期設定用D/A変換器と、周波数比較器と、これらを
制御する制御回路とを設け、VCO3の制御電圧をルー
プの外部から与え、周波数を初期設定する動作を複数段
階に分け、周波数誤差を検出しながら周波数を精度よく
設定するものである。
初期設定用D/A変換器と、周波数比較器と、これらを
制御する制御回路とを設け、VCO3の制御電圧をルー
プの外部から与え、周波数を初期設定する動作を複数段
階に分け、周波数誤差を検出しながら周波数を精度よく
設定するものである。
[作用]
本発明は、PLL回路の周波数切換時における出力周波
数の初期設定を複数回に分けて行なうことによって、最
後の周波数設定以外の任意の回の周波数設定における分
解能の不足を、次の回の周波数設定で補うことが可能で
あり、また2回目以降の周波数設定では、前回の周波数
設定において見込まれる誤差分のみをその周波数設定で
フルスケールとするため、各設定段階におけるD/A変
換器は全て低分解能のもので充分である。また、本発明
においては、周波数設定時の周波数誤差を検出し、その
誤差分をVCO3の制御電圧の誤差として出力周波数を
再設定するので、VCO3の個体差等に起因する誤差分
をも含めて、制御電圧の誤差として補償が可能になり、
従来の方式では必要であった付加的な補償回路が不必要
になる。
数の初期設定を複数回に分けて行なうことによって、最
後の周波数設定以外の任意の回の周波数設定における分
解能の不足を、次の回の周波数設定で補うことが可能で
あり、また2回目以降の周波数設定では、前回の周波数
設定において見込まれる誤差分のみをその周波数設定で
フルスケールとするため、各設定段階におけるD/A変
換器は全て低分解能のもので充分である。また、本発明
においては、周波数設定時の周波数誤差を検出し、その
誤差分をVCO3の制御電圧の誤差として出力周波数を
再設定するので、VCO3の個体差等に起因する誤差分
をも含めて、制御電圧の誤差として補償が可能になり、
従来の方式では必要であった付加的な補償回路が不必要
になる。
[実施例]
第1図は、本発明の一実施例を示すブロック図である。
この実施例は、D/A変換器を2つ使用した例であり、
位相比較器lと、ループフィルタ2と、VCO(電圧制
御発振器)3と、可変分周器4と、ループスイッチ5と
、第1のD/A変換器6と、第2のD/A変換器61と
5第1の加算器7と、第2の加算器71と、制御回路8
と、周波数比較器9とが設けられている。このうちで、
位相比較器lとループフィルタ2とVCO3と可変分周
器4とは、従来例と同様のものである。
位相比較器lと、ループフィルタ2と、VCO(電圧制
御発振器)3と、可変分周器4と、ループスイッチ5と
、第1のD/A変換器6と、第2のD/A変換器61と
5第1の加算器7と、第2の加算器71と、制御回路8
と、周波数比較器9とが設けられている。このうちで、
位相比較器lとループフィルタ2とVCO3と可変分周
器4とは、従来例と同様のものである。
すなわち、可変分周器4はVCO3の出力信号fOをN
分周して比較信号fマを出力するものであり、位相比較
器lは比較信号fマの位相と基準信号frの位相とを比
較するものである。また、ループスイッチ5は、位相比
較器lとループフィルタ2とVCO3と可変分周器4と
で構成されるループを開放するものであり、位相比較器
4の比較出力がVCO3の制御電圧に影響を与えないよ
うに上記ループを開放するものである。
分周して比較信号fマを出力するものであり、位相比較
器lは比較信号fマの位相と基準信号frの位相とを比
較するものである。また、ループスイッチ5は、位相比
較器lとループフィルタ2とVCO3と可変分周器4と
で構成されるループを開放するものであり、位相比較器
4の比較出力がVCO3の制御電圧に影響を与えないよ
うに上記ループを開放するものである。
第1のD/A変換器6は、所望の周波数をVCO3に発
生させるために、VCO3の制御電圧をVCO3に加え
るD/A変換器である。第1の加算器7は、ループフィ
ルタ2からの制御信号と第1のD/A変換器6が出力す
る制御電圧とを加算するものである。
生させるために、VCO3の制御電圧をVCO3に加え
るD/A変換器である。第1の加算器7は、ループフィ
ルタ2からの制御信号と第1のD/A変換器6が出力す
る制御電圧とを加算するものである。
第2のD/A変換器61は、周波数比較器9によって検
出された周波数差に相当するVCO3の制御電圧の差分
を、VCO3に加えるD/A変換器である。第2の加算
器71は、第1の加算器7からの制御信号と第2のD/
A変換器61が出力する制御電圧とを加算するものであ
る。
出された周波数差に相当するVCO3の制御電圧の差分
を、VCO3に加えるD/A変換器である。第2の加算
器71は、第1の加算器7からの制御信号と第2のD/
A変換器61が出力する制御電圧とを加算するものであ
る。
また、制御回路8は、ループスイッチ5の開閉、可変分
周器4の分周比、第1のD/A変換器6の入力信号、第
2のD/A変換器61の入力信号を制御する回路である
。
周器4の分周比、第1のD/A変換器6の入力信号、第
2のD/A変換器61の入力信号を制御する回路である
。
周波数比較器9は、比較信号fマの周波数と基準信号f
rの周波数との差を検出する比較器である。
rの周波数との差を検出する比較器である。
次に、上記実施例の動作について説明する。
いま、可変分周器4の分周比がN1であり、VCO3の
出力周波数がfolであるとし、このときに、可変分周
器4の分周比をN2にし、VC03の出力周波数をf0
2にする場合について説明する。
出力周波数がfolであるとし、このときに、可変分周
器4の分周比をN2にし、VC03の出力周波数をf0
2にする場合について説明する。
まず、ループスイッチ5を開き、ループを開放状態とし
、位相比較器lの出力の影響がVCO3の制御電圧に出
ないようにする。そして、可変分周器4の分周比をNl
からN2に切換える。このときに、VCO3の出力周波
数はfolを保持している。
、位相比較器lの出力の影響がVCO3の制御電圧に出
ないようにする。そして、可変分周器4の分周比をNl
からN2に切換える。このときに、VCO3の出力周波
数はfolを保持している。
次に、VCO3がf02に近い周波数を発生するような
制御電圧Vclを第1のD/A変換器6が発生する。第
1のD/A変換器6とVCO3とは誤差を有するので、
VCO3の出力周波数はf02にならず、VCO3の出
力周波数が周波数誤差feを持つ。この周波数誤差fe
のために、比較信号fマの周波数は、基準信号frの周
波数と一致しない。
制御電圧Vclを第1のD/A変換器6が発生する。第
1のD/A変換器6とVCO3とは誤差を有するので、
VCO3の出力周波数はf02にならず、VCO3の出
力周波数が周波数誤差feを持つ。この周波数誤差fe
のために、比較信号fマの周波数は、基準信号frの周
波数と一致しない。
一方、周波数比較器9は、比較信号fマの周波数と基準
信号frの周波数とを比較し、その周波数誤差feを検
出する。そして、周波数比較器9が検出した周波数誤差
feに相当するVCO3の制御電圧の差分を、第2のD
/A変換器61から出力する。この制御電圧の差分を、
第2加算器71を介してVCO3の制御電圧に加える。
信号frの周波数とを比較し、その周波数誤差feを検
出する。そして、周波数比較器9が検出した周波数誤差
feに相当するVCO3の制御電圧の差分を、第2のD
/A変換器61から出力する。この制御電圧の差分を、
第2加算器71を介してVCO3の制御電圧に加える。
このようにして、VCO3の出力周波数の設定を2段階
とし、この2段階の周波数設定を終えた後、ループスイ
ッチ5を閉じ、ループを閉鎖する。このときには、基準
信号frと比較信号fマとの周波数差が殆どないので、
ループを閉じた後、そのループは速やかに同期ロック状
態になる。
とし、この2段階の周波数設定を終えた後、ループスイ
ッチ5を閉じ、ループを閉鎖する。このときには、基準
信号frと比較信号fマとの周波数差が殆どないので、
ループを閉じた後、そのループは速やかに同期ロック状
態になる。
上記実施例において、1.5GHz帯のシンセサイザを
想定し、周波数ステップを25MHz、ニし、希望周波
数に対するVCO3の出力周波数の設定誤差を±500
Hz以内にすれば、その周波数切換に要する時間を1厘
sec以下にすることができる。
想定し、周波数ステップを25MHz、ニし、希望周波
数に対するVCO3の出力周波数の設定誤差を±500
Hz以内にすれば、その周波数切換に要する時間を1厘
sec以下にすることができる。
上記実施例においては、第1のD/A変換器6によって
出力周波数を設定したときには、大きな誤差を含んでい
てもよく、第2のD/A変換器61によって出力周波数
を設定するときには、1回目の周波数設定(第1のD/
A変換器6による出力周波数の設定)での誤差分のみを
その設定範囲とするので、D/A変換器6.61ともに
低分解能の変換器を使用でき、しかも高い精度の設定を
行なうことができる。たとえば、従来の技術に示したと
同じ周波数ステップ25MHzで設定精度を±500H
zにした場合、第1、第2のD/A変換器6,61に必
要な分解能は、ともに10ビツト以下でよい。
出力周波数を設定したときには、大きな誤差を含んでい
てもよく、第2のD/A変換器61によって出力周波数
を設定するときには、1回目の周波数設定(第1のD/
A変換器6による出力周波数の設定)での誤差分のみを
その設定範囲とするので、D/A変換器6.61ともに
低分解能の変換器を使用でき、しかも高い精度の設定を
行なうことができる。たとえば、従来の技術に示したと
同じ周波数ステップ25MHzで設定精度を±500H
zにした場合、第1、第2のD/A変換器6,61に必
要な分解能は、ともに10ビツト以下でよい。
また、周波数比較器9で検出した周波数誤差feの中に
は、VCO3の特性による周波数誤差も含んでおり、そ
れを含めて上記実施例では補正され、したがって、VC
O3の特性による周波数誤差の補正も同時に行なってい
ることになる。
は、VCO3の特性による周波数誤差も含んでおり、そ
れを含めて上記実施例では補正され、したがって、VC
O3の特性による周波数誤差の補正も同時に行なってい
ることになる。
第2@Jは、本発明の他の実施例を示すブロック図であ
る。
る。
この実施例は、出力周波数の設定をn段階にしたもので
あり、第nのD/A変換器6nまでn個のD/A変換器
を設け、これに応じて第nの加算器7nまでn個の加算
器を設けたものである。なお、nは3以上の整数であり
、D/A変換器と加算器以外は、第1図の実施例と同じ
である。
あり、第nのD/A変換器6nまでn個のD/A変換器
を設け、これに応じて第nの加算器7nまでn個の加算
器を設けたものである。なお、nは3以上の整数であり
、D/A変換器と加算器以外は、第1図の実施例と同じ
である。
出力周波数の設定を2段階としても、補正が充分でなく
周波数精度が不充分である場合には、第2図の実施例の
ようにすれば、出力周波数の設定精度を上げることがで
きる。もちろん、この場合も、第1〜第n D / A
変換器6〜6nは低分解能のものを使用できる。
周波数精度が不充分である場合には、第2図の実施例の
ようにすれば、出力周波数の設定精度を上げることがで
きる。もちろん、この場合も、第1〜第n D / A
変換器6〜6nは低分解能のものを使用できる。
第3図(1)は、上記実施例における周波数比較器9の
構成例を示す図である。
構成例を示す図である。
周波数比較器9は、第1の電流1i[91と、第2の電
流源92と、第1スイツチ93と、第2スイツチ94と
5電流積分器95とを有する。
流源92と、第1スイツチ93と、第2スイツチ94と
5電流積分器95とを有する。
電流源91.92は、互いに同一の電流値Iを流すよう
に構成され、スイッチ93.94はそれぞれ基準信号f
r、比較信号fマの周期の定数倍の時間だけ閉じるよう
に構成されている。スイッチ93.94がそれぞれ時間
Tr、 Tマだけ閉じたとすると、それらの時間の差Δ
T(=Tr−Tマ)だけ積分器95に電流が流れ込む、
積分器95の出力電圧は、入力電流を時間で積分した値
になるので。
に構成され、スイッチ93.94はそれぞれ基準信号f
r、比較信号fマの周期の定数倍の時間だけ閉じるよう
に構成されている。スイッチ93.94がそれぞれ時間
Tr、 Tマだけ閉じたとすると、それらの時間の差Δ
T(=Tr−Tマ)だけ積分器95に電流が流れ込む、
積分器95の出力電圧は、入力電流を時間で積分した値
になるので。
積分器95の出力端に現れる電圧マ0は、時間差ΔTに
比例する。したがって、この電圧マ0から基準信号fr
と比較信号fマとに関する時間差ΔTを検出することが
でき、これらによって、両信号の周波数差を検出できる
。
比例する。したがって、この電圧マ0から基準信号fr
と比較信号fマとに関する時間差ΔTを検出することが
でき、これらによって、両信号の周波数差を検出できる
。
第3図(2)は、同図(1)における回路の各部に流れ
る電流11.12、i3と、積分器95かも出力される
電圧マ0とを示す図である。
る電流11.12、i3と、積分器95かも出力される
電圧マ0とを示す図である。
なお、電流it、i2、i3は、それぞれ、第1電流源
91、第2電流源92、積分器95を流れる電流である
。
91、第2電流源92、積分器95を流れる電流である
。
第3図(1)に示すようにすれば、基準信号rrと比較
信号fマとの周波数の差分を検出する時間が短く、また
、その差分検出精度が高いという利点がある。ところで
、従来は、周波数の絶対値を検出することはあっても、
2つの周波数の差分を直接、検出することは行なわれて
いない、したがって、従来、2つの周波数の差分を検出
すには、各周波数の絶対値を検出し、その差を演算する
ことになり、この場合、各周波数の絶対値の検出に時間
がかかり、また短時間の検出ではその検出精度が充分で
はない、しかし、上記実施例によれば、周波数の差分を
検出する時間が短く、また、その差分検出精度が高い。
信号fマとの周波数の差分を検出する時間が短く、また
、その差分検出精度が高いという利点がある。ところで
、従来は、周波数の絶対値を検出することはあっても、
2つの周波数の差分を直接、検出することは行なわれて
いない、したがって、従来、2つの周波数の差分を検出
すには、各周波数の絶対値を検出し、その差を演算する
ことになり、この場合、各周波数の絶対値の検出に時間
がかかり、また短時間の検出ではその検出精度が充分で
はない、しかし、上記実施例によれば、周波数の差分を
検出する時間が短く、また、その差分検出精度が高い。
第4図(1)は、上記実施例における周波数比較器9の
具体例を示す回路図であり、同図(2)、(3)は、そ
れを変形した周波数比較器9a、19波数比較器9bを
示す回路図である。
具体例を示す回路図であり、同図(2)、(3)は、そ
れを変形した周波数比較器9a、19波数比較器9bを
示す回路図である。
第4図(1)において、Ql、Q6はそれぞれ電流源9
1.92に相当し、Q2、Q3は、スイッチ93に相当
し、Q4、Q5は、スイッチ94に相当する。なお、Q
7、Q8は2つの電流源91.92の電流値を互いに一
致させるものである。この回路は、バイポーラトランジ
スタを用いたものであるが、これをCMO3に置き換え
た回路を使用してもよい。
1.92に相当し、Q2、Q3は、スイッチ93に相当
し、Q4、Q5は、スイッチ94に相当する。なお、Q
7、Q8は2つの電流源91.92の電流値を互いに一
致させるものである。この回路は、バイポーラトランジ
スタを用いたものであるが、これをCMO3に置き換え
た回路を使用してもよい。
第4図(2)において、Ml、M4は、電流源91.9
2に相当し、M2、M3は、スイッチ93.94に相当
する。なお、M5、M6.M7は電流源91.92の電
流値を一致させるための回路である。
2に相当し、M2、M3は、スイッチ93.94に相当
する。なお、M5、M6.M7は電流源91.92の電
流値を一致させるための回路である。
第4図(3)において、Ql3、Ql6は、それぞれ電
流源91.92に相当し、Qll、Ql2はスイッチ9
3に相当し、トランジスタQ14、Ql5は、スイッチ
94に相当する。なお、Mll、Ml2は、Ql2でス
イッチングした電流を積分器95側に折り返すためのカ
レントミラーである。
流源91.92に相当し、Qll、Ql2はスイッチ9
3に相当し、トランジスタQ14、Ql5は、スイッチ
94に相当する。なお、Mll、Ml2は、Ql2でス
イッチングした電流を積分器95側に折り返すためのカ
レントミラーである。
上記実施例における電流源91.92の代りに、互いに
同一の電圧値を出力する電圧源を使用してもよい。
同一の電圧値を出力する電圧源を使用してもよい。
第5図(1)は、上記実施例における周波数比較器とし
て補正型を使用した場合の例を示す図である。
て補正型を使用した場合の例を示す図である。
この例は、互いに相補的な関係にある2つの周波数比較
器9A、9Bを使用し、その差の出力を減算器96でと
るものである。
器9A、9Bを使用し、その差の出力を減算器96でと
るものである。
たとえば、周波数比較器9において、電流源91.92
の電流値に差があると、スイッチ93.94の両方が閉
じている場合にその差分の電流が積分器95に流れ、こ
れによって周波数比較器9が誤差電圧を出力するという
1題がある。
の電流値に差があると、スイッチ93.94の両方が閉
じている場合にその差分の電流が積分器95に流れ、こ
れによって周波数比較器9が誤差電圧を出力するという
1題がある。
そこで、第5図(1)に示す回路を採用すると、上記誤
差電圧を補正できる。
差電圧を補正できる。
第5図(2)は、同図(1)の回路の各部の電圧を示し
たものである。
たものである。
第1周波数比較器9Aの出力電圧は、基準信号frと比
較信号fマとの両者がHiのときに、内部の2つの電流
源の電流値の差分の電流が積分器95A、95Bに注入
されるために、出力電圧が時間によって変化し、第1周
波数比較器9Aの出力電圧マO1は第5図(2)のよう
になる、第1周波数比較器9Aの出力信号マ01におい
て、破線は第1周波数比較器9Aが出力した誤差を含ま
ない理想的な波形を示し、実線は第1周波数比較器9A
が実際に出力した場合の波形であり、実線と破線との差
分がずれ量になる。
較信号fマとの両者がHiのときに、内部の2つの電流
源の電流値の差分の電流が積分器95A、95Bに注入
されるために、出力電圧が時間によって変化し、第1周
波数比較器9Aの出力電圧マO1は第5図(2)のよう
になる、第1周波数比較器9Aの出力信号マ01におい
て、破線は第1周波数比較器9Aが出力した誤差を含ま
ない理想的な波形を示し、実線は第1周波数比較器9A
が実際に出力した場合の波形であり、実線と破線との差
分がずれ量になる。
一方、第2周波数比較器9Bは、第1周波数比較器9A
と同じ回路であるが、基準信号frの入力端子と比較信
号fマの入力端子とを、第1周波数比較”49Aと入れ
換えたものでちり、その出力は、第5図(2)のマ02
のようになる。
と同じ回路であるが、基準信号frの入力端子と比較信
号fマの入力端子とを、第1周波数比較”49Aと入れ
換えたものでちり、その出力は、第5図(2)のマ02
のようになる。
したがって、第5図(2)に示すマロ1−マ02の波形
は、基準信号fr、比較信号fマの両者がHiのときに
出る信号波形であって、その誤差が消された信号波形で
ある。
は、基準信号fr、比較信号fマの両者がHiのときに
出る信号波形であって、その誤差が消された信号波形で
ある。
第5図(3)は、同図(1)に示す周波数比較器9cl
CMO3で具体的に構成した回路を示す図である。
CMO3で具体的に構成した回路を示す図である。
この回路において、第1周波数比較器9AのPMO3を
基準信号frでスイッチングし、NMOSを比較信号f
マでスイッチングする。第1膚波数比較器9AはM21
−M29で構成され、第2周波数比較器9BはM30〜
M35で構成され、PMO3をfマでスイッチングし、
NMOSを基準信号frでスイッチングするので、積分
器95Aの出力は積分器95Bの出力を反転したものと
なる。そして、PMO5とNMOSとのアンバランスに
よって積分器95A、95Bが出力する誤差は、積分器
95A、95Bで同様に出力されるので、2つの差をと
ることによって、周波数差による信号を残したまま、上
記誤差をキャンセルすることができる。
基準信号frでスイッチングし、NMOSを比較信号f
マでスイッチングする。第1膚波数比較器9AはM21
−M29で構成され、第2周波数比較器9BはM30〜
M35で構成され、PMO3をfマでスイッチングし、
NMOSを基準信号frでスイッチングするので、積分
器95Aの出力は積分器95Bの出力を反転したものと
なる。そして、PMO5とNMOSとのアンバランスに
よって積分器95A、95Bが出力する誤差は、積分器
95A、95Bで同様に出力されるので、2つの差をと
ることによって、周波数差による信号を残したまま、上
記誤差をキャンセルすることができる。
第6図(1)は、上記実施例における他の周波数比較器
9dを示す図である。
9dを示す図である。
この周波数比較器9dは、1/Mの分周器96.97と
、Ex−OR回路98と、カウンタ99とを有する。そ
して、基準信号fr、比較信号fマがそれぞれ分周器9
6.97に入力されている。
、Ex−OR回路98と、カウンタ99とを有する。そ
して、基準信号fr、比較信号fマがそれぞれ分周器9
6.97に入力されている。
そして、基準信号fr、比較信号fマを任意の定数17
Mに分周した信号についてEx〜OR回路98 テE
x −ORをとり、このEx−OR回路98の出力パル
スの長さを、高速のクロックでカウンタ99によってカ
ウントし、周期の時間差ΔTを検出する。この場合、上
記高速のクロックとして、第1のD/A変換器6によっ
て周波数設定されたVCO3の出力信号を用いてもよい
。
Mに分周した信号についてEx〜OR回路98 テE
x −ORをとり、このEx−OR回路98の出力パル
スの長さを、高速のクロックでカウンタ99によってカ
ウントし、周期の時間差ΔTを検出する。この場合、上
記高速のクロックとして、第1のD/A変換器6によっ
て周波数設定されたVCO3の出力信号を用いてもよい
。
第6図に示す実施例によれば、基準信号frと比較信号
fマとの周波数の差分を検出する時間が短く、また、そ
の差分検出精度が高いという利点がある。
fマとの周波数の差分を検出する時間が短く、また、そ
の差分検出精度が高いという利点がある。
第6図(2)は、周波数比較器9dの各部の動作を示す
図である。
図である。
[発明の効果]
本発明によれば、高速かつ高精度で周波数切換を行なう
場合、低分解能のD/A変換器を使用して周波数の初期
設定回路を構成でき、また。
場合、低分解能のD/A変換器を使用して周波数の初期
設定回路を構成でき、また。
VCO3の特性を個別に記憶させておく必要を排除でき
、さらにVCO3の特性変化を補償する回路を排除する
ことによって回路を簡素化することができるという効果
を奏する。
、さらにVCO3の特性変化を補償する回路を排除する
ことによって回路を簡素化することができるという効果
を奏する。
第1図は、本発明の一実施例を示すブロック図である。
第2図は、本発明の他の実施例を示すブロック図である
。 第3図(1)、(2)は、北記実施例において、周波数
比較器の構成例と、その動作を説明する図である。 第4図(1)、(2)、(3)は、第3図(1)の構成
を具体化した回路例である。 第5図(1)、(2)は、第3図(1)の周波数比較器
の性能を上げることを目的とした補正型の周波数比較器
の構成例とその動作を示す図である。 !1!5図(3)は、同図(1)の構成を具体化した例
である。 第6図(1)、(2)は、第3図(1)とは別の構成の
周波数比較器とその動作とを示す図である。 第7図は、従来のPLL周波数シンセサイザの構成の一
例を示す図である。 l・・・位相比較器、 2・・・ループフィルタ、 3・・・電圧制御発振器(V CO)、4・・・可変分
周器、 5・・・ループスイッチ、 6.61〜6n−・D/A変換器、 7.71〜7n・・・加算器、 8・・・制御回路、 9.9a、9b、9c、9d、9A、 B ・・・周波数比較器、 95.95A、95b・・・積分器。
。 第3図(1)、(2)は、北記実施例において、周波数
比較器の構成例と、その動作を説明する図である。 第4図(1)、(2)、(3)は、第3図(1)の構成
を具体化した回路例である。 第5図(1)、(2)は、第3図(1)の周波数比較器
の性能を上げることを目的とした補正型の周波数比較器
の構成例とその動作を示す図である。 !1!5図(3)は、同図(1)の構成を具体化した例
である。 第6図(1)、(2)は、第3図(1)とは別の構成の
周波数比較器とその動作とを示す図である。 第7図は、従来のPLL周波数シンセサイザの構成の一
例を示す図である。 l・・・位相比較器、 2・・・ループフィルタ、 3・・・電圧制御発振器(V CO)、4・・・可変分
周器、 5・・・ループスイッチ、 6.61〜6n−・D/A変換器、 7.71〜7n・・・加算器、 8・・・制御回路、 9.9a、9b、9c、9d、9A、 B ・・・周波数比較器、 95.95A、95b・・・積分器。
Claims (3)
- (1)位相比較器と、ループフィルタと、電圧制御発振
器と、可変分周器とでループを形成するPLL回路にお
いて、 上記可変分周器の分周出力である比較信号の位相と所定
の基準信号の位相とを上記位相比較器が比較したときの
比較出力が、上記電圧制御発振器の制御電圧に影響を与
えないように、上記ループを開放するループ開放手段と
; 所望の周波数を上記電圧制御発振器に発生させるために
、上記電圧制御発振器の制御電圧を上記電圧制御発振器
に加える第1のD/A変換器と; 上記比較信号と上記基準信号との周波数差を検出する周
波数比較器と; この周波数比較器が検出した周波数差に相当する上記制
御電圧の差分を、上記電圧制御発振器に加える少なくと
も1つの第2のD/A変換器と; 上記ループの開閉、上記可変分周器の分周比、上記第1
のD/A変換器の入力信号、上記第2のD/A変換器の
入力信号を制御する制御回路と; を有することを特徴とするPLL回路。 - (2)請求項(1)において、 上記周波数比較器は、第1の定電流源または定電圧源と
、この第1の定電流源または定電圧源をスイッチングす
る第1のスイッチング手段と、上記第1の定電流源また
は定電圧源と逆極性の出力値を有する第2の定電流源ま
たは定電圧源と、この第2の定電流源または定電圧源を
スイッチングする第2のスイッチング手段と、上記第1
、第2の定電流源または定電圧源の出力の和の電流また
は電圧を時間で積分する積分器とを上記周波数比較器が
備え、上記基準信号の周期の定数倍の時間だけ、上記第
1の定電流源または定電圧源から、電流または電圧を上
記積分器に加えることによって、上記周波数比較器が2
つの信号の周期の時間差を検出し、周波数差を検出する
ものであることを特徴とするPLL回路。 - (3)請求項(1)において、 上記周波数比較器は、上記電圧制御発振器の出力信号を
クロックとして使用するカウンタによっって、上記比較
信号の周期と上記基準信号の周期との差をカウントし、
上記周波数差を検出するものであることを特徴とするP
LL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2031956A JPH03235523A (ja) | 1990-02-13 | 1990-02-13 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2031956A JPH03235523A (ja) | 1990-02-13 | 1990-02-13 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03235523A true JPH03235523A (ja) | 1991-10-21 |
Family
ID=12345412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2031956A Pending JPH03235523A (ja) | 1990-02-13 | 1990-02-13 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03235523A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4515646B2 (ja) * | 2001-01-22 | 2010-08-04 | マスプロ電工株式会社 | 基準周波数発生装置 |
-
1990
- 1990-02-13 JP JP2031956A patent/JPH03235523A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4515646B2 (ja) * | 2001-01-22 | 2010-08-04 | マスプロ電工株式会社 | 基準周波数発生装置 |
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