JPH03235523A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＰＬＬ周波数シンセサイザに関し、特に、高
速な同期完了を必要とするＰＬＬ回路に関する。

［従来の技術Ｊ 第７図は、従来のＰＬＬ周波数シンセサイザの構成の一
例を示す図である。

このＰＬＬは、位相比較器１と、ループフィルタ２と、
電圧制御発振器（以下、ｒｖｅｏ、１という）３と、可
変分周器４とがループを形成したものである。

基準信号ｆｒと比較信号ｆマとの位相を位相比較器１が
比較し、両信号の位相が一致していると、位相比較器１
の比較出力から信号は出ないが、両信号に位相差が存在
すると、その位相差に相当する信号が出力される。

位相比較器１から出力された信号は、位相誤差電圧であ
り、ループフィルタ２によって高周波成分が除去され、
ＶＣＯ３の制御電圧として■ＣＯ３に印加され、その出
力発振周波数ｆＯを可変制御する。

この発振周波数ｆＯは、可変分周器４によって１７Ｎ倍
に分周された後、比較信号ｆマとじて位相比較器ｌに帰
還される。

このような従来のＰＬＬ回路において、基準信号ｆｒに
位相同期した周波数ｆｏ　（＝　Ｎ　１１ｆｒ）の信号
がＶＣＯ３の出力端子に取り出される。したがって、可
変分周器４の分周比Ｎを外部制御信号によって任意の値
に可変することによって、希望の周波数ｆＯを出力する
ことができる。

初期状態として、分周比はＮｕ、ＶＣＯ３の出力周波数
はｆｏｌ　　（＝Ｎ１・ｆｒ）　、基準信号の周波数は
ｆｒで同期ロックしているとする。ここで、分周比をＮ
２に切換え、出力周波数ｆ０２（＝Ｎ２・ｆｒ）に切換
えた場合を考える。

上記従来のＰＬＬ回路では、リンギングを起こしながら
次第に周波数ｆ０２に収束し５周波数ｆ０２で出力周波
数が安定する。この場合、１．５ＧＨｚ帯のシンセサイ
ザにおいて、周波数ステー２プ２５ＭＨｚ　（＝　ｆ０
２−　ｆｏｌ　）の周波数切換に要する時間は、シミュ
レーションの結果、約５０１ｓｅｃであった。

このようなＰＬＬ回路において、可変分周器４の分周比
をＮｌからＮ２に切換えることによって、出力周波数を
ｆＯｌかもｆ０２へ切換える場合、可変分周器４の分周
比を切換えた直後は、基準信号周波数ｆｒと比較周波数
ｆマとの周波数差が大きいので、ＰＬＬ回路が再び同期
状態にロックするまでの時間が長くかかるという欠点が
ある。

この欠点を解決する手法として、周波数切換時に、まず
ループスイッチを開き、次に、希望する周波数ｆ０２に
相当する制御電圧なり／Ａ変換器を用いてＶＣＯ３に加
え、基準信号の周波数と比較信号の周波数とを合わせ、
その後、ループスイッチを閉じるものが提案されている
（参考文献：垂澤ら　１９８９信学全大（春季）Ｂ−８
２０）。

このようにすることによって、高速な周波数切換を実現
することができる。

［発明が解決しようとする課題］ 上記提案方法においては、Ｄ／Ａ変換器に誤差が存在す
るので、Ｄ／Ａ変換器で設定した周波数と希望周波数と
の間に誤差を生じる。この誤差が大きいと、ループスイ
ッチを閉じてから同期状態にロックするまでの時間が長
くなるので、周波数設定誤差を非常に小さくする必要が
ある。このためには、非常に高分解能のＤ／Ａ変換器を
必要とするという問題がある。たとえば、周波数ステッ
ブが２５ＭＨｚで設定精度を±５００Ｈｚとすると、Ｄ
／Ａ変換器の分解能は１５ビツトにも及ぶ。

また、高分解能のＤ／Ａ変換器を使用したとしても、Ｖ
ＣＯ３の特性に個体差があるために、これを制御回路に
個別に記憶させておく必要があり、また、ＶＣＯ３の温
度変化や経年変化に対応するために、ＶＣＯ３の特性変
化に対して補償する回路も必要になる等、回路が複雑化
するという問題も発生する。

本発明は、高速かつ高精度の周波数切換を行なう場合、
低分解能のＤ／Ａ変換器を使用して出力周波数の初期設
定回路を構成で５、また、Ｖｃ。

３の特性を個別に記憶させておく必要を排除し、さらに
ＶＣＯ３の特性変化を補償する回路を排除することによ
って回路を簡素化できるＰＬＬ回路を提供することを目
的とするものである。

［課題を解決する手段］ 本発明は、ループを開閉する手段と、少なくとも２つの
初期設定用Ｄ／Ａ変換器と、周波数比較器と、これらを
制御する制御回路とを設け、ＶＣＯ３の制御電圧をルー
プの外部から与え、周波数を初期設定する動作を複数段
階に分け、周波数誤差を検出しながら周波数を精度よく
設定するものである。

［作用］ 本発明は、ＰＬＬ回路の周波数切換時における出力周波
数の初期設定を複数回に分けて行なうことによって、最
後の周波数設定以外の任意の回の周波数設定における分
解能の不足を、次の回の周波数設定で補うことが可能で
あり、また２回目以降の周波数設定では、前回の周波数
設定において見込まれる誤差分のみをその周波数設定で
フルスケールとするため、各設定段階におけるＤ／Ａ変
換器は全て低分解能のもので充分である。また、本発明
においては、周波数設定時の周波数誤差を検出し、その
誤差分をＶＣＯ３の制御電圧の誤差として出力周波数を
再設定するので、ＶＣＯ３の個体差等に起因する誤差分
をも含めて、制御電圧の誤差として補償が可能になり、
従来の方式では必要であった付加的な補償回路が不必要
になる。

［実施例］ 第１図は、本発明の一実施例を示すブロック図である。

この実施例は、Ｄ／Ａ変換器を２つ使用した例であり、
位相比較器ｌと、ループフィルタ２と、ＶＣＯ（電圧制
御発振器）３と、可変分周器４と、ループスイッチ５と
、第１のＤ／Ａ変換器６と、第２のＤ／Ａ変換器６１と
５第１の加算器７と、第２の加算器７１と、制御回路８
と、周波数比較器９とが設けられている。このうちで、
位相比較器ｌとループフィルタ２とＶＣＯ３と可変分周
器４とは、従来例と同様のものである。

すなわち、可変分周器４はＶＣＯ３の出力信号ｆＯをＮ
分周して比較信号ｆマを出力するものであり、位相比較
器ｌは比較信号ｆマの位相と基準信号ｆｒの位相とを比
較するものである。また、ループスイッチ５は、位相比
較器ｌとループフィルタ２とＶＣＯ３と可変分周器４と
で構成されるループを開放するものであり、位相比較器
４の比較出力がＶＣＯ３の制御電圧に影響を与えないよ
うに上記ループを開放するものである。

第１のＤ／Ａ変換器６は、所望の周波数をＶＣＯ３に発
生させるために、ＶＣＯ３の制御電圧をＶＣＯ３に加え
るＤ／Ａ変換器である。第１の加算器７は、ループフィ
ルタ２からの制御信号と第１のＤ／Ａ変換器６が出力す
る制御電圧とを加算するものである。

第２のＤ／Ａ変換器６１は、周波数比較器９によって検
出された周波数差に相当するＶＣＯ３の制御電圧の差分
を、ＶＣＯ３に加えるＤ／Ａ変換器である。第２の加算
器７１は、第１の加算器７からの制御信号と第２のＤ／
Ａ変換器６１が出力する制御電圧とを加算するものであ
る。

また、制御回路８は、ループスイッチ５の開閉、可変分
周器４の分周比、第１のＤ／Ａ変換器６の入力信号、第
２のＤ／Ａ変換器６１の入力信号を制御する回路である
。

周波数比較器９は、比較信号ｆマの周波数と基準信号ｆ
ｒの周波数との差を検出する比較器である。

次に、上記実施例の動作について説明する。

いま、可変分周器４の分周比がＮ１であり、ＶＣＯ３の
出力周波数がｆｏｌであるとし、このときに、可変分周
器４の分周比をＮ２にし、ＶＣ０３の出力周波数をｆ０
２にする場合について説明する。

まず、ループスイッチ５を開き、ループを開放状態とし
、位相比較器ｌの出力の影響がＶＣＯ３の制御電圧に出
ないようにする。そして、可変分周器４の分周比をＮｌ
からＮ２に切換える。このときに、ＶＣＯ３の出力周波
数はｆｏｌを保持している。

次に、ＶＣＯ３がｆ０２に近い周波数を発生するような
制御電圧Ｖｃｌを第１のＤ／Ａ変換器６が発生する。第
１のＤ／Ａ変換器６とＶＣＯ３とは誤差を有するので、
ＶＣＯ３の出力周波数はｆ０２にならず、ＶＣＯ３の出
力周波数が周波数誤差ｆｅを持つ。この周波数誤差ｆｅ
のために、比較信号ｆマの周波数は、基準信号ｆｒの周
波数と一致しない。

一方、周波数比較器９は、比較信号ｆマの周波数と基準
信号ｆｒの周波数とを比較し、その周波数誤差ｆｅを検
出する。そして、周波数比較器９が検出した周波数誤差
ｆｅに相当するＶＣＯ３の制御電圧の差分を、第２のＤ
／Ａ変換器６１から出力する。この制御電圧の差分を、
第２加算器７１を介してＶＣＯ３の制御電圧に加える。

このようにして、ＶＣＯ３の出力周波数の設定を２段階
とし、この２段階の周波数設定を終えた後、ループスイ
ッチ５を閉じ、ループを閉鎖する。このときには、基準
信号ｆｒと比較信号ｆマとの周波数差が殆どないので、
ループを閉じた後、そのループは速やかに同期ロック状
態になる。

上記実施例において、１．５ＧＨｚ帯のシンセサイザを
想定し、周波数ステップを２５ＭＨｚ、ニし、希望周波
数に対するＶＣＯ３の出力周波数の設定誤差を±５００
Ｈｚ以内にすれば、その周波数切換に要する時間を１厘
ｓｅｃ以下にすることができる。

上記実施例においては、第１のＤ／Ａ変換器６によって
出力周波数を設定したときには、大きな誤差を含んでい
てもよく、第２のＤ／Ａ変換器６１によって出力周波数
を設定するときには、１回目の周波数設定（第１のＤ／
Ａ変換器６による出力周波数の設定）での誤差分のみを
その設定範囲とするので、Ｄ／Ａ変換器６．６１ともに
低分解能の変換器を使用でき、しかも高い精度の設定を
行なうことができる。たとえば、従来の技術に示したと
同じ周波数ステップ２５ＭＨｚで設定精度を±５００Ｈ
ｚにした場合、第１、第２のＤ／Ａ変換器６，６１に必
要な分解能は、ともに１０ビツト以下でよい。

また、周波数比較器９で検出した周波数誤差ｆｅの中に
は、ＶＣＯ３の特性による周波数誤差も含んでおり、そ
れを含めて上記実施例では補正され、したがって、ＶＣ
Ｏ３の特性による周波数誤差の補正も同時に行なってい
ることになる。

第２＠Ｊは、本発明の他の実施例を示すブロック図であ
る。

この実施例は、出力周波数の設定をｎ段階にしたもので
あり、第ｎのＤ／Ａ変換器６ｎまでｎ個のＤ／Ａ変換器
を設け、これに応じて第ｎの加算器７ｎまでｎ個の加算
器を設けたものである。なお、ｎは３以上の整数であり
、Ｄ／Ａ変換器と加算器以外は、第１図の実施例と同じ
である。

出力周波数の設定を２段階としても、補正が充分でなく
周波数精度が不充分である場合には、第２図の実施例の
ようにすれば、出力周波数の設定精度を上げることがで
きる。もちろん、この場合も、第１〜第ｎ　Ｄ　／　Ａ
変換器６〜６ｎは低分解能のものを使用できる。

第３図（１）は、上記実施例における周波数比較器９の
構成例を示す図である。

周波数比較器９は、第１の電流１ｉ［９１と、第２の電
流源９２と、第１スイツチ９３と、第２スイツチ９４と
５電流積分器９５とを有する。

電流源９１．９２は、互いに同一の電流値Ｉを流すよう
に構成され、スイッチ９３．９４はそれぞれ基準信号ｆ
ｒ、比較信号ｆマの周期の定数倍の時間だけ閉じるよう
に構成されている。スイッチ９３．９４がそれぞれ時間
Ｔｒ、　Ｔマだけ閉じたとすると、それらの時間の差Δ
Ｔ（＝Ｔｒ−Ｔマ）だけ積分器９５に電流が流れ込む、
積分器９５の出力電圧は、入力電流を時間で積分した値
になるので。

積分器９５の出力端に現れる電圧マ０は、時間差ΔＴに
比例する。したがって、この電圧マ０から基準信号ｆｒ
と比較信号ｆマとに関する時間差ΔＴを検出することが
でき、これらによって、両信号の周波数差を検出できる
。

第３図（２）は、同図（１）における回路の各部に流れ
る電流１１．１２、ｉ３と、積分器９５かも出力される
電圧マ０とを示す図である。

なお、電流ｉｔ、ｉ２、ｉ３は、それぞれ、第１電流源
９１、第２電流源９２、積分器９５を流れる電流である
。

第３図（１）に示すようにすれば、基準信号ｒｒと比較
信号ｆマとの周波数の差分を検出する時間が短く、また
、その差分検出精度が高いという利点がある。ところで
、従来は、周波数の絶対値を検出することはあっても、
２つの周波数の差分を直接、検出することは行なわれて
いない、したがって、従来、２つの周波数の差分を検出
すには、各周波数の絶対値を検出し、その差を演算する
ことになり、この場合、各周波数の絶対値の検出に時間
がかかり、また短時間の検出ではその検出精度が充分で
はない、しかし、上記実施例によれば、周波数の差分を
検出する時間が短く、また、その差分検出精度が高い。

第４図（１）は、上記実施例における周波数比較器９の
具体例を示す回路図であり、同図（２）、（３）は、そ
れを変形した周波数比較器９ａ、１９波数比較器９ｂを
示す回路図である。

第４図（１）において、Ｑｌ、Ｑ６はそれぞれ電流源９
１．９２に相当し、Ｑ２、Ｑ３は、スイッチ９３に相当
し、Ｑ４、Ｑ５は、スイッチ９４に相当する。なお、Ｑ
７、Ｑ８は２つの電流源９１．９２の電流値を互いに一
致させるものである。この回路は、バイポーラトランジ
スタを用いたものであるが、これをＣＭＯ３に置き換え
た回路を使用してもよい。

第４図（２）において、Ｍｌ、Ｍ４は、電流源９１．９
２に相当し、Ｍ２、Ｍ３は、スイッチ９３．９４に相当
する。なお、Ｍ５、Ｍ６．Ｍ７は電流源９１．９２の電
流値を一致させるための回路である。

第４図（３）において、Ｑｌ３、Ｑｌ６は、それぞれ電
流源９１．９２に相当し、Ｑｌｌ、Ｑｌ２はスイッチ９
３に相当し、トランジスタＱ１４、Ｑｌ５は、スイッチ
９４に相当する。なお、Ｍｌｌ、Ｍｌ２は、Ｑｌ２でス
イッチングした電流を積分器９５側に折り返すためのカ
レントミラーである。

上記実施例における電流源９１．９２の代りに、互いに
同一の電圧値を出力する電圧源を使用してもよい。

第５図（１）は、上記実施例における周波数比較器とし
て補正型を使用した場合の例を示す図である。

この例は、互いに相補的な関係にある２つの周波数比較
器９Ａ、９Ｂを使用し、その差の出力を減算器９６でと
るものである。

たとえば、周波数比較器９において、電流源９１．９２
の電流値に差があると、スイッチ９３．９４の両方が閉
じている場合にその差分の電流が積分器９５に流れ、こ
れによって周波数比較器９が誤差電圧を出力するという
１題がある。

そこで、第５図（１）に示す回路を採用すると、上記誤
差電圧を補正できる。

第５図（２）は、同図（１）の回路の各部の電圧を示し
たものである。

第１周波数比較器９Ａの出力電圧は、基準信号ｆｒと比
較信号ｆマとの両者がＨｉのときに、内部の２つの電流
源の電流値の差分の電流が積分器９５Ａ、９５Ｂに注入
されるために、出力電圧が時間によって変化し、第１周
波数比較器９Ａの出力電圧マＯ１は第５図（２）のよう
になる、第１周波数比較器９Ａの出力信号マ０１におい
て、破線は第１周波数比較器９Ａが出力した誤差を含ま
ない理想的な波形を示し、実線は第１周波数比較器９Ａ
が実際に出力した場合の波形であり、実線と破線との差
分がずれ量になる。

一方、第２周波数比較器９Ｂは、第１周波数比較器９Ａ
と同じ回路であるが、基準信号ｆｒの入力端子と比較信
号ｆマの入力端子とを、第１周波数比較”４９Ａと入れ
換えたものでちり、その出力は、第５図（２）のマ０２
のようになる。

したがって、第５図（２）に示すマロ１−マ０２の波形
は、基準信号ｆｒ、比較信号ｆマの両者がＨｉのときに
出る信号波形であって、その誤差が消された信号波形で
ある。

第５図（３）は、同図（１）に示す周波数比較器９ｃｌ
ＣＭＯ３で具体的に構成した回路を示す図である。

この回路において、第１周波数比較器９ＡのＰＭＯ３を
基準信号ｆｒでスイッチングし、ＮＭＯＳを比較信号ｆ
マでスイッチングする。第１膚波数比較器９ＡはＭ２１
−Ｍ２９で構成され、第２周波数比較器９ＢはＭ３０〜
Ｍ３５で構成され、ＰＭＯ３をｆマでスイッチングし、
ＮＭＯＳを基準信号ｆｒでスイッチングするので、積分
器９５Ａの出力は積分器９５Ｂの出力を反転したものと
なる。そして、ＰＭＯ５とＮＭＯＳとのアンバランスに
よって積分器９５Ａ、９５Ｂが出力する誤差は、積分器
９５Ａ、９５Ｂで同様に出力されるので、２つの差をと
ることによって、周波数差による信号を残したまま、上
記誤差をキャンセルすることができる。

第６図（１）は、上記実施例における他の周波数比較器
９ｄを示す図である。

この周波数比較器９ｄは、１／Ｍの分周器９６．９７と
、Ｅｘ−ＯＲ回路９８と、カウンタ９９とを有する。そ
して、基準信号ｆｒ、比較信号ｆマがそれぞれ分周器９
６．９７に入力されている。

そして、基準信号ｆｒ、比較信号ｆマを任意の定数１７
Ｍに分周した信号についてＥｘ〜ＯＲ回路９８　テＥ　
ｘ　−ＯＲをとり、このＥｘ−ＯＲ回路９８の出力パル
スの長さを、高速のクロックでカウンタ９９によってカ
ウントし、周期の時間差ΔＴを検出する。この場合、上
記高速のクロックとして、第１のＤ／Ａ変換器６によっ
て周波数設定されたＶＣＯ３の出力信号を用いてもよい
。

第６図に示す実施例によれば、基準信号ｆｒと比較信号
ｆマとの周波数の差分を検出する時間が短く、また、そ
の差分検出精度が高いという利点がある。

第６図（２）は、周波数比較器９ｄの各部の動作を示す
図である。

［発明の効果］ 本発明によれば、高速かつ高精度で周波数切換を行なう
場合、低分解能のＤ／Ａ変換器を使用して周波数の初期
設定回路を構成でき、また。

ＶＣＯ３の特性を個別に記憶させておく必要を排除でき
、さらにＶＣＯ３の特性変化を補償する回路を排除する
ことによって回路を簡素化することができるという効果
を奏する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図である。 第２図は、本発明の他の実施例を示すブロック図である
。 第３図（１）、（２）は、北記実施例において、周波数
比較器の構成例と、その動作を説明する図である。 第４図（１）、（２）、（３）は、第３図（１）の構成
を具体化した回路例である。 第５図（１）、（２）は、第３図（１）の周波数比較器
の性能を上げることを目的とした補正型の周波数比較器
の構成例とその動作を示す図である。 ！１！５図（３）は、同図（１）の構成を具体化した例
である。 第６図（１）、（２）は、第３図（１）とは別の構成の
周波数比較器とその動作とを示す図である。 第７図は、従来のＰＬＬ周波数シンセサイザの構成の一
例を示す図である。 ｌ・・・位相比較器、 ２・・・ループフィルタ、 ３・・・電圧制御発振器（Ｖ　ＣＯ）、４・・・可変分
周器、 ５・・・ループスイッチ、 ６．６１〜６ｎ−・Ｄ／Ａ変換器、 ７．７１〜７ｎ・・・加算器、 ８・・・制御回路、 ９．９ａ、９ｂ、９ｃ、９ｄ、９Ａ、 Ｂ ・・・周波数比較器、 ９５．９５Ａ、９５ｂ・・・積分器。

Claims (3)

【特許請求の範囲】
1. （１）位相比較器と、ループフィルタと、電圧制御発振
   器と、可変分周器とでループを形成するＰＬＬ回路にお
   いて、 上記可変分周器の分周出力である比較信号の位相と所定
   の基準信号の位相とを上記位相比較器が比較したときの
   比較出力が、上記電圧制御発振器の制御電圧に影響を与
   えないように、上記ループを開放するループ開放手段と
   ； 所望の周波数を上記電圧制御発振器に発生させるために
   、上記電圧制御発振器の制御電圧を上記電圧制御発振器
   に加える第１のＤ／Ａ変換器と； 上記比較信号と上記基準信号との周波数差を検出する周
   波数比較器と； この周波数比較器が検出した周波数差に相当する上記制
   御電圧の差分を、上記電圧制御発振器に加える少なくと
   も１つの第２のＤ／Ａ変換器と； 上記ループの開閉、上記可変分周器の分周比、上記第１
   のＤ／Ａ変換器の入力信号、上記第２のＤ／Ａ変換器の
   入力信号を制御する制御回路と； を有することを特徴とするＰＬＬ回路。
2. （２）請求項（１）において、 上記周波数比較器は、第１の定電流源または定電圧源と
   、この第１の定電流源または定電圧源をスイッチングす
   る第１のスイッチング手段と、上記第１の定電流源また
   は定電圧源と逆極性の出力値を有する第２の定電流源ま
   たは定電圧源と、この第２の定電流源または定電圧源を
   スイッチングする第２のスイッチング手段と、上記第１
   、第２の定電流源または定電圧源の出力の和の電流また
   は電圧を時間で積分する積分器とを上記周波数比較器が
   備え、上記基準信号の周期の定数倍の時間だけ、上記第
   １の定電流源または定電圧源から、電流または電圧を上
   記積分器に加えることによって、上記周波数比較器が２
   つの信号の周期の時間差を検出し、周波数差を検出する
   ものであることを特徴とするＰＬＬ回路。
3. （３）請求項（１）において、 上記周波数比較器は、上記電圧制御発振器の出力信号を
   クロックとして使用するカウンタによっって、上記比較
   信号の周期と上記基準信号の周期との差をカウントし、
   上記周波数差を検出するものであることを特徴とするＰ
   ＬＬ回路。