JPH03235449A - Multistage link switch - Google Patents

Abstract

PURPOSE:To constitute a multistage switch where an internal link is extended through the use of same unit switches by multiple-connecting the input terminals of plural unit switches to one input line in an initial stage, using the unit switches as they are in an intermediate stage and multiple-connecting the output lines of plural unit switches to one output line in a final stage. CONSTITUTION:A switch 100 in the first stage stores m-number of input lines and 3m-number of output lines. The inner part consists of three mXm unit switches 101, 102 and 103. Respective input lines are multiple-connected for respective lines. The switch 200 of the second stage is an mXm unit switch 201 itself. A switch 300 in the third stage stores 3m-number of input lines and m-number of output lines. The internal part has three mXm unit switches 301, 302 and 303 and one arbiter (adjuster) 304. The outputs of respective unit switches 301, 302 and 303 are multiple-connected for respective lines.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報通信機器であって、通信情報を含む情報
部とルーティング情報を含むヘッダ部からなる固定長パ
ケットを用いて交換動作を行う。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an information communication device that performs switching operations using a fixed-length packet consisting of an information section containing communication information and a header section containing routing information. .

いわゆるＡＴＭ交換機の通話路スイッチの構成法に係り
、特に、複数の単位スイッチを組み合わせて大規模なス
イッチを構成するのに好適な多段リンクスイッチに関す
る。The present invention relates to a method of configuring a communication path switch of a so-called ATM exchange, and particularly relates to a multi-stage link switch suitable for configuring a large-scale switch by combining a plurality of unit switches.

［従来の技術］ 大規模な通話路スイッチを構成するためには、ある規模
を持った単位スイッチを多段接続する、多段リンクスイ
ッチが用いられることが多い。[Prior Art] In order to construct a large-scale communication path switch, a multi-stage link switch is often used in which unit switches of a certain scale are connected in multiple stages.

なお、これに関連する文献として、１９８９年電子情報
通信学会秋季全国大会予稿集Ｂ−１９８ｒＡＴＭスイッ
チの大規模化に関する検討」がある。A related document is Proceedings of the 1989 Autumn National Conference of the Institute of Electronics, Information and Communication Engineers B-198rA Study on Large-Scale ATM Switches.

多段リンクスイッチでは、一般に、内部ブロックを減ら
すために、内部リンク数あるいは内部リンク速度を拡張
する方式がとられる。例えば、第２図に示すように１ｍ
本の入力回線とｒ本の出力回線（ｍ＜ｒ）を交換するｍ
Ｘｒスイッチと、ｍ本の入力回線とｍ本の出力回線を交
換するｍＸｍスイッチと、ｒ本の入力回線とｍ本の出力
回線を交換するｒＸｍスイッチを３段接続して、ｍ２本
の入出力回線を持ち内部リンクが拡張されたｍ２Ｘｍ２
スイッチを構成する。Multi-stage link switches generally employ a method of increasing the number of internal links or the speed of internal links in order to reduce internal blocks. For example, as shown in Figure 2, 1m
Exchange input lines with r output lines (m<r) m
Three stages of Xr switches, mXm switches that exchange m input lines and m output lines, and rXm switches that exchange r input lines and m output lines are connected to create m2 input/output lines. m2Xm2 with line and internal link expanded
Configure the switch.

さらに、固定長パケットの統計多重を行うＡＴＭスイッ
チにおいては、端数出線効果のために起こるブロックを
防ぐために入出力回線速度Ｖに対して、内部リンク速度
をｎ倍のｎｖに上げることも考えられる。内部リンク数
と内部リンク速度は、相補的であり、どちらか一方、も
しくは。Furthermore, in ATM switches that perform statistical multiplexing of fixed-length packets, it is possible to increase the internal link speed to nv, which is n times the input/output line speed V, in order to prevent blocking caused by the fractional outgoing effect. . The number of internal links and internal link speed are complementary; either/or.

両方の拡張で同等な効果を得ることができる。Both expansions have the same effect.

具体的にどのような数値にすればよいか、というＡＴＭ
交換機の通話路スイッチのノンブロック条件については
、本発明者らによる、欧州特許公開第０２９９４７３号
（’８９年１月１８日公開）公報に詳しく述べられてい
る。ATM: What kind of numbers should be set specifically?
The non-blocking conditions of the communication path switch of the exchange are described in detail in European Patent Publication No. 0299473 (published on January 18, 1989) by the present inventors.

上記ノンブロック条件の適用例を第３図に示す。An example of application of the above non-blocking condition is shown in FIG.

この３段リンクスイッチは、速度（ビットレート）ｖ　
／　３までの入力呼に対してブロックが生じない。This three-stage link switch has a speed (bit rate) v
No blocking occurs for input calls up to /3.

［発明が解決しようとする課題］ ＡＴＭ交換機の通話路スイッチの単位スイッチの構成方
式の１つとしては、共通メモリ型スイッチがあり、これ
についても、前記欧州特許公開第０２９９４７３号に記
載される。この方式は、メモリ使用効率が高く、ＬＳＩ
化に適した方式である。[Problems to be Solved by the Invention] One of the configuration methods of the unit switch of the communication path switch of an ATM exchange is a common memory type switch, which is also described in the aforementioned European Patent Publication No. 0299473. This method has high memory usage efficiency and
This method is suitable for

しかし、これを用いて多段リンクスイッチを構成しよう
とした場合、例えば、第３図に示すような多段リンクス
イッチを構成するには、ｍＸ３ｍ。However, when trying to configure a multi-stage link switch using this, for example, mX3m.

ｍＸｍ、３ｍＸｍの３種類のスイッチを用いる必要があ
る。これら単位スイッチは、１チツプＬＳＩ化できるこ
とが理想的であるが、この場合、３種類の異なるＬＳＩ
が必要となる。この問題は、共通メモリ型スイッチ方式
のみならず、他の方式の単位スイッチを用いる場合でも
同様に存在する。It is necessary to use three types of switches: mXm and 3mXm. Ideally, these unit switches can be integrated into a single-chip LSI, but in this case, three different types of LSI
Is required. This problem exists not only in the common memory type switch system but also in cases where other types of unit switches are used.

また、特に、最終段のスイッチは、集線機能を有する必
要があるため、複雑な構成となるという問題もある。In addition, there is also the problem that the final stage switch in particular needs to have a line concentration function, resulting in a complicated configuration.

本発明の目的は、基本的に、同一の単位スイッチを用い
て、内部リンクが拡張された多段スイッチを構成するこ
とにある。An object of the present invention is to basically configure a multi-stage switch with expanded internal links using the same unit switch.

また、本発明の他の目的は、特に、最終段においてもス
ループットの落ちない多段リンクスイッチを提供するこ
とにある。Another object of the present invention is to provide a multistage link switch in which throughput does not decrease even at the final stage.

［課題を解決するための手段］ 上記目的を達成するために、本発明は、初段では１つの
入力回線に複数の単位スイッチの入力端子がマルチ接続
され、中間段では単位スイッチがそのまま用いられ、最
終段では１つの出力回線に複数の単位スイッチの出力回
線がマルチ接続されるよう構成する。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a system in which the input terminals of a plurality of unit switches are multi-connected to one input line in the first stage, and the unit switches are used as they are in the intermediate stage, The final stage is configured such that output lines of a plurality of unit switches are multi-connected to one output line.

各単位スイッチは、好ましくは、各出回線毎に待ちセル
の有無を通知する機能を持つ。また、最終段に用いる単
位スイッチでは、マルチ接続された複数の単位スイッチ
から、この通知情報を受けて、読み出しを行うべき単位
スイッチを決定する調整器（アービタ）を設けている。Each unit switch preferably has a function of notifying the presence or absence of waiting cells for each outgoing line. Further, the unit switch used in the final stage is provided with a regulator (arbiter) that receives this notification information from a plurality of multi-connected unit switches and determines the unit switch to read out.

［作　用］ 初段においては、マルチ接続された各単位スイッチレこ
異なる出回線番号を割り当てることにより、各単位スイ
ッチは、自分に割り当てられた出回線番号以外を持った
入力セルを無視するので、拡張された内部リンクへの振
り分けを行うことができる。[Operation] In the first stage, by assigning a different outgoing line number to each multi-connected unit switch, each unit switch ignores input cells having an outgoing line number other than the one assigned to it. It is possible to distribute to expanded internal links.

中間段においては、単位スイッチそのものをリンクが拡
張された分だけ多く用いればよいだけであり、特別の工
夫は必要としない。In the intermediate stage, it is only necessary to use as many unit switches as the links are expanded, and no special measures are required.

最終段においては、マルチ接続された各単位スイッチを
順番に読み出すことで、集線機能を実現する。しかし、
単純に均等に読み出すと、単位スイッチ毎に待ちの量に
片寄りがあった場合、待ちの無いところも空読みしてし
まうため、最終段のスループットが落ちてしまう。その
ため、アービタを設け、ここで、各単位スイッチからの
各出回線毎の待ちの有無の通知を受け、ある単位スイッ
チのある出回線に待ちが無いときは、即座に他の単位ス
イッチの同じ出回線への待ちセルを読み呂すように指示
を出せるようにする。At the final stage, the line concentration function is realized by sequentially reading out each multi-connected unit switch. but,
If read is simply done evenly, if the amount of waiting for each unit switch is unbalanced, the throughput of the final stage will drop because even the parts with no waiting will be read idly. Therefore, an arbiter is installed, and the arbiter receives notification from each unit switch as to whether or not there is a waiting line for each output line. To make it possible to issue an instruction to read waiting cells to a line.

これによって、ある出回線への待ちがあるにも関わらず
無駄な空読みが生じることが避けられるので、スループ
ットが低下しない。This prevents unnecessary idle reading from occurring even though there is a wait for a certain outgoing line, so throughput does not decrease.

［実施例］ 以下、図面を用いて本発明の実施例について説明する。[Example] Embodiments of the present invention will be described below with reference to the drawings.

第３図１±、本発明の一実施例である３段リンクスイッ
チの構成の概要を示す。FIG. 31± shows an outline of the configuration of a three-stage link switch which is an embodiment of the present invention.

本実施例の３段リンクスイッチは、第１段のスイッチ１
００がｍ個、第２段のスイッチ２００が３ｍ個、第３段
のスイッチ３００がｍ個接続された、ｍ２Ｘｍ２の多段
リンク構成である。ある入り回線から入力したセルは、
３ｍ通りの内部リンクが選択できる構成である。In the three-stage link switch of this embodiment, the first stage switch 1
This is an m2×m2 multi-stage link configuration in which m 00s, 3m second-stage switches 200, and m third-stage switches 300 are connected. A cell input from a certain incoming line is
It has a configuration in which 3m internal links can be selected.

なお、本発明が適用される多段リンクスイッチは、その
段数およびリンク数が、この実施例のものに限定される
ものでないことはいうまでもない。It goes without saying that the number of stages and the number of links in the multi-stage link switch to which the present invention is applied are not limited to those of this embodiment.

第１図は、本発明の実施例の構成をさらに詳しく示すブ
ロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention in more detail.

第１段のスイッチ１００は、ｍ本の入り回線と３ｍ本の
出回線を収容する。さらに、その内部は、３個のｍＸｍ
単位スイッチ１０１，１０２゜１０３から成る。それぞ
れの入り回線は１回線毎にマルチ接続されている。The first stage switch 100 accommodates m incoming lines and 3 m outgoing lines. Furthermore, inside it, there are 3 mXm
It consists of unit switches 101, 102 and 103. Each incoming line is multi-connected for each line.

第２段のスイッチ２００は、ｍ、　Ｘ　ｍ単位スイッチ
２０１そのものである。The second stage switch 200 is the m, X m unit switch 201 itself.

第３段のスイッチ３００は、３ｍ本の入り回線と、ｍ本
の出回線とを収容する。さらに、その内部は、３個のｍ
　Ｘ　ｒｎ単位スイッチ３０１，３０２゜３０３と、１
個のアービタ（調整器）３０４を有している。それぞれ
の単位スイッチ３０１゜３０２．３０３の出力は、回線
毎にマルチ接続（３ステート出力によるワイヤードＯＲ
）されている。また、各単位スイッチ３０１，３０２゜
３０３から、該単位スイッチの各出回線への待ちの有無
を通知するｍ本（合計３ｍ本）のＥＭＰ信号が出力され
、アービタ３０４に入力される。アービタ３０４は、３
個の単位スイッチ３０１゜３０２．３０３のうちからど
れを読み出すかを指示する３本のＣＥＮ信号が出力され
る。The third stage switch 300 accommodates 3 m incoming lines and m outgoing lines. Furthermore, inside it, there are three m
X rn unit switch 301, 302゜303 and 1
arbiter (adjuster) 304. The outputs of each unit switch 301, 302, and 303 are multi-connected (wired OR with 3-state output) for each line.
) has been done. Furthermore, m EMP signals (3m in total) are outputted from each unit switch 301, 302, 303 and are input to the arbiter 304, which notify the presence or absence of waiting for each output line of the unit switch. The arbiter 304 has three
Three CEN signals are output that instruct which of the unit switches 301, 302, and 303 to read out.

第４図は、本実施例で扱うセルのフォーマットを示す説
明図である。FIG. 4 is an explanatory diagram showing the format of cells handled in this embodiment.

セルは、ヘッダ部４０１と情報部４０２からなり、ヘッ
ダ部４０１には各段のルーティング情報Ａ、Ｂ、Ｃが含
まれている。A cell consists of a header section 401 and an information section 402, and the header section 401 includes routing information A, B, and C for each stage.

第５図に、本実施例において好適に用いられる単位スイ
ッチの一実施例の構成を示す。本単位スイッチの詳細な
説明、および、単位スイッチの他の構成例は、本発明者
らによる特願昭６３−１０２５１２号の明細書において
述べられている。以下、第５図に示す単位スイッチにつ
いて説明をする。FIG. 5 shows the configuration of an embodiment of a unit switch suitably used in this embodiment. A detailed description of the present unit switch and other configuration examples of the unit switch are described in the specification of Japanese Patent Application No. 102512/1983 by the present inventors. The unit switch shown in FIG. 5 will be explained below.

単位スイッチは、ｍ本の入り回線の多重を行う直並列変
換多′重器（以下、ＭＵＸと略記する）５０１と、メイ
ンバッファメモリ５０２と、並直列変換多重分離器（以
下、ＤＭＸと略記する）５０３と、空きアドレスＦＩＦ
○５０４と、ルートデコーダ５０５と、アドレスＦＩＦ
Ｏ群５０６と、出回線セレクタ５０７と、カウンタ５０
８とを備えて構成される。The unit switch includes a serial-parallel converter multiplexer (hereinafter abbreviated as MUX) 501 that multiplexes m input lines, a main buffer memory 502, and a parallel-serial converter multiplexer (hereinafter abbreviated as DMX). ) 503 and free address FIF
○504, route decoder 505, and address FIF
O group 506, outgoing line selector 507, and counter 50
8.

入力セルは、ＭＵＸ５０１で多重され、メインバッファ
メモリ５０２に書き込まれる。一方、読み出されたセル
は、ＤＭＸ５０３にて回線毎に分離される。Input cells are multiplexed by MUX 501 and written to main buffer memory 502. On the other hand, the read cells are separated for each line by the DMX 503.

セルの書き込み制御は、以下のように行う。Cell write control is performed as follows.

多重後、セルのヘッダを取り出し、ルートデコーダ５０
５の制御信号とする。書き込みアドレスは、空きアドレ
スＰＩＦＯ５０４から取り出し、メインバッファ５０２
に送ると共に、ヘッダに含まれるルーティング情報に基
づき、ルートデコーダ５０５を介して、該当アドレスＰ
ＩＦＯ５０６のいずれかに格納する。After multiplexing, the cell header is extracted and the root decoder 50
5 control signal. The write address is taken out from the free address PIFO 504 and sent to the main buffer 502.
Based on the routing information included in the header, the corresponding address P is sent via the route decoder 505.
The data is stored in one of the IFOs 506.

一方、読み出し制御は１次のように行う。On the other hand, read control is performed as follows.

カウンタ５０８が、１〜ｍの値をサイクリックに出力し
、セレクタ５０７を制御する。アドレスＰＩＦＯ５０６
は、回線対応に順番に読み出され。A counter 508 cyclically outputs values from 1 to m to control a selector 507. Address PIFO506
are read out in order according to the line.

読み出された値が、メインバッファメモリ５０２の読み
出しアドレスとなる。同時に、このアドレスは、空きア
ドレスＰＩＦＯ５０４へと戻される。The read value becomes the read address of the main buffer memory 502. At the same time, this address is returned to the free address PIFO 504.

このように、書き込み制御、読み呂し制御は、出回線対
応のアドレスチェーンを構成して、セルヘッダのルーテ
ィング情報に基づいた交換動作を行う。なお、アドレス
ＰＩＦＯ５０６には、読み出しを停止させるためのＣＥ
Ｎ信号の入力端子と、ＰＩＦＯ５０６の空き情報を出力
させるためのＥＭＰ信号の出力端子が設けである。In this way, write control and readout control configure an address chain corresponding to the outgoing line and perform exchange operations based on the routing information of the cell header. Note that the address PIFO 506 contains a CE for stopping reading.
An input terminal for the N signal and an output terminal for the EMP signal for outputting the vacancy information of the PIFO 506 are provided.

なお、単位スイッチ５は、その構成要素の少なくとも一
部、例えば、メインバッファメモリ５０２と、空きアド
レスＰＩＦＯ５０４と、アドレスＦＩＦＯ群５０５とを
集積回路化して、同一チップ上に搭載してもよい。この
ようにすれば、小型化の点で好ましい。また、構成要素
のほとんどを集積回路化して、特に、１チツプ化すれば
、単位スイッチ５を単一の部品として扱うことができる
。従って、多段リンクスイッチの構成が容易になると共
に、小型化することができる。Note that the unit switch 5 may have at least some of its constituent elements, for example, the main buffer memory 502, the free address PIFO 504, and the address FIFO group 505, integrated into an integrated circuit and mounted on the same chip. This is preferable in terms of miniaturization. Moreover, if most of the components are integrated into integrated circuits, especially into one chip, the unit switch 5 can be treated as a single component. Therefore, the configuration of the multi-stage link switch becomes easy and the size of the multi-stage link switch can be reduced.

第６図は、第１図に示したアービタ３０４の一実施例の
ブロック構成図である。FIG. 6 is a block diagram of one embodiment of the arbiter 304 shown in FIG.

本実施例のアービタ３０４は、アービトレーションロジ
ック６０１．カウンタ６０２，６０３、デコーダ６０４
、セレクタ６０５〜６０７およびノアゲート回路６０Ｂ
を有して構成される。The arbiter 304 of this embodiment has arbitration logic 601. Counters 602, 603, decoder 604
, selectors 605 to 607 and NOR gate circuit 60B
It is composed of

カウンタ６０３は、セルの読み出しに同期したｍ進カウ
ンタ、カウンタ６０２は、カウンタ６０３のキャリー出
力を受けて読み出すべき単位スイッチを順番に指示する
３進カウンタである。The counter 603 is an m-ary counter synchronized with cell reading, and the counter 602 is a ternary counter that receives the carry output of the counter 603 and sequentially instructs the unit switches to be read.

デコーダ６０４は、カウンタ６０２の出力を受けて、出
力すべき単位スイッチをビット値で示す。Decoder 604 receives the output of counter 602 and indicates the unit switch to be outputted as a bit value.

アービトレーションロジック６０１は、各単位スイッチ
からのｍ本ずつのＥＭＰ信号と、カウンタ６０２の出力
を入力とし、各単位スイッチの読みａしを制御するデコ
ーダ６０４の各出力の選択を制御する信号Ｃ１〜Ｃ３を
出力する。Arbitration logic 601 receives m EMP signals from each unit switch and the output of counter 602, and receives signals C1 to C3 that control the selection of each output of decoder 604 that controls the reading a of each unit switch. Output.

セレクタ６０５〜６０７は、端子Ｏ側に、上記０１〜Ｃ
３の各信号が対応して接続され、端子１側に、上記デコ
ーダ６０４の出力が、同様に対応して接続される。また
、セレクタ６０５〜６０７は、ノアゲート回路６０８の
出力で制御される。The selectors 605 to 607 have the above 01 to C on the terminal O side.
The outputs of the decoder 604 are similarly connected to the terminal 1 side. Further, the selectors 605 to 607 are controlled by the output of the NOR gate circuit 608.

そして、セレクタ６０５〜６０７は、Ｃ１＝Ｃ２＝Ｃ３
＝Ｏのとき、デコーダ６０４の出力を選択し、また、い
ずれかがＯでないとき、０１〜Ｃ３を選択し、ＣＥＮＩ
〜ＣＥＮ３の各信号として出力する。Then, the selectors 605 to 607 select C1=C2=C3
=O, selects the output of the decoder 604, and when either is not O, selects 01 to C3, and selects CENI
- Output as each signal of CEN3.

本実施例のアービタ３０４におけるロジックの真理値表
を、第７図に示す。A truth table of logic in the arbiter 304 of this embodiment is shown in FIG.

この表においては、ＥＭＰ信号は、１のときにアドレス
ＦＩＦＯが空きであることを示す。この表に示されてい
るように、アドレスＦＩＦ○に空きが無い場合は、特に
制御は行わないが、１つでも空きがあった場合には、強
制的に他の単位スイッチを読み出すようにＣＥＮ信号を
制御する。これにより、単位スイッチの読み畠しが無駄
なく行なえる。In this table, the EMP signal indicates that the address FIFO is empty when it is 1. As shown in this table, if there is no free space in address FIF○, no particular control is performed, but if there is even one free space, CEN will forcefully read out other unit switches. Control signals. This makes it possible to read the unit switches without waste.

なお、詳細に図示しないが、本ロジックは、ｍ本のＥＭ
Ｐ信号に対応してｍ面設けてあり、出力Ｃ１，Ｃ２，Ｃ
３は、ｍ面のそれぞれの出方がマルチ接続されている。Although not shown in detail, this logic applies to m EMs.
M planes are provided corresponding to the P signal, and outputs C1, C2, C
3, each of the m-planes is multi-connected.

本実施例のアービタ３０４は、組み合わせ論理で出力を
出すために、ある出回線対応のアドレスＦＩＦ○に空き
があったときは、瞬時に他の単位スイッチの同一出回線
対応のセルを読み呂すことができる。The arbiter 304 of this embodiment outputs output using combinational logic, so when there is a vacant address FIF○ corresponding to a certain outgoing line, it instantly reads cells corresponding to the same outgoing line of other unit switches. be able to.

第８図および第９図は、単位スイッチの他の構成例であ
る。第５図に示す実施例は、いわゆる共通バッファ型ス
イッチの例であるが、第８図、第９図は、それぞれ、呂
カバッファ型、入力バッファ型のスイッチの実施例であ
る。FIGS. 8 and 9 show other configuration examples of unit switches. The embodiment shown in FIG. 5 is an example of a so-called common buffer type switch, while FIGS. 8 and 9 are examples of a buffer type switch and an input buffer type switch, respectively.

第８図において、スイッチ８０１は、ｍ本の入力回線と
ｍ本の出力線を有する。ｍ本の出力線は、それぞれがｍ
個のＦＩＦ○バッファ８０２に接続される。ｍ個のバッ
ファのそれぞれの出力は、出力回線となる。スイッチ８
０１は、セルのスイッチング機能を持つもので、バス型
スイッチ、マトリクス型スイッチ、バッチャバンヤン型
スイッチ等の実現手段がある。In FIG. 8, switch 801 has m input lines and m output lines. The m output lines each have m
FIF◯ buffers 802 are connected. The output of each of the m buffers becomes an output line. switch 8
01 has a cell switching function, and there are implementation means such as a bus type switch, a matrix type switch, and a Batcha Banyan type switch.

スイッチ８０１には、バッファリング機能はなく、セル
の特定出力への偏りを吸収するためのＦＩＦＯバッファ
が、それぞれの出力対応に置かれる。スィッチ８０１内
部でのセルの衝突を避けるために、スイッチの動作速度
は、入力回線の伝送速度に対して、充分速いものとする
。The switch 801 does not have a buffering function, and FIFO buffers are placed in correspondence with each output to absorb bias toward a specific output of the cell. In order to avoid cell collisions within the switch 801, the operating speed of the switch is set to be sufficiently faster than the transmission speed of the input line.

第８図の呂カバッファ型スイッチにおいても、第５図の
例と同様に、ＦＩＦＯバッファ８０２の読み出しを停止
させるためのＣＥＮ信号の入力端子と、ＦＩＦ○バッフ
ァ８０２の空き情報を出力させるためのＥＭＰ信号の出
力端子が設けである。Similarly to the example shown in FIG. 5, the buffer type switch shown in FIG. A signal output terminal is provided.

第５図の実施例の場合は、共通バッファ型であるので、
メインバッファの読み出しアドレスを格納するアドレス
ＦＩＦＯに、この機能を設けている。In the case of the embodiment shown in FIG. 5, since it is a common buffer type,
This function is provided in the address FIFO that stores the read address of the main buffer.

一方、第８図の実施例の場合は、出力セルそのものをバ
ッファリングするＦＩＦＯバッファ８０２に、この機能
を設けている。On the other hand, in the case of the embodiment shown in FIG. 8, this function is provided in the FIFO buffer 802 that buffers the output cells themselves.

第８図に示す実施例の単位スイッチを用いても、第１図
に示す多段リンクスイッチが構成できることは明らかで
ある。It is clear that the multi-stage link switch shown in FIG. 1 can be constructed even by using the unit switch of the embodiment shown in FIG. 8.

第９図は、第８図の実施例におけるスイッチング機能と
バッファリング機能との配置を逆にした、入力バッファ
型スイッチの実施例を示す。FIG. 9 shows an embodiment of an input buffer type switch in which the arrangement of the switching function and the buffering function in the embodiment of FIG. 8 is reversed.

この実施例では、入力回線対応にＦＩＦＯ／＜ッファ９
０２が設けられ、各ＦＩＦＯバッファ９０２の出力がス
イッチ９０１の入力に接続され、スイッチ９０１の出力
が出力回線となっている。In this embodiment, FIFO/< buffer 9 is used for the input line.
The output of each FIFO buffer 902 is connected to the input of a switch 901, and the output of the switch 901 is an output line.

本実施例の場合も、ＦＩＦＯバッファ９０２にＥＭＰ信
号端子とＣＥＮ信号端子を設け、第８図と同様の機能を
持たせることができる。In the case of this embodiment as well, the FIFO buffer 902 is provided with an EMP signal terminal and a CEN signal terminal, so that it can have the same function as that shown in FIG.

第９図の単位スイッチを用いても、第１図に示す多段リ
ンクスイッチが構成できることは明らかである。It is clear that the multi-stage link switch shown in FIG. 1 can also be constructed using the unit switches shown in FIG. 9.

第１０図は、本発明の他の実施例の構成を示す。FIG. 10 shows the configuration of another embodiment of the present invention.

本実施例は、第１図における第３段のスイッチ３００と
同様の構成を持ったもので、第１図の例では３個のｍ　
Ｘ　ｍ単位スイッチを用いたが、本例では、特に３個に
限定せず、任意の数、ｎ個のｍ×ｍ単位スイッチと、１
個のアービタを用いて構成される。機能動作は、第１図
の第３段スイッチ３００と同様である。従って、ここで
は、説明を繰り返えさない。This embodiment has the same configuration as the third stage switch 300 in FIG. 1, and in the example in FIG.
Although X m unit switches are used, in this example, the number is not limited to 3, and any number of n m x m unit switches and 1
It is configured using arbiters. Functional operation is similar to the third stage switch 300 of FIG. Therefore, the explanation cannot be repeated here.

本実施例は、ｎＸｍ本の入力回線をｍ本に集線してスイ
ッチングする集線スイッチの機能を実現している。した
がって、例えば、交換局から張り出して設置される遠隔
集線スイッチとして用いることができる。また、他の例
としては、入力回線側を内線側、集線された出方回線側
を局線側とする構内交換機（ＰＢＸ）として用いること
もできる。This embodiment realizes the function of a line concentration switch that concentrates nXm input lines into m lines and performs switching. Therefore, it can be used, for example, as a remote concentrator switch installed overhanging an exchange. Further, as another example, it can be used as a private branch exchange (PBX) in which the input line side is the extension line side and the output line side of the concentrated line is the central office line side.

上記いずれの例においても、逆方向（下り方向）の機能
は、第１図に示す第１段スイッチ１００のように、ｎ個
のｍ　Ｘ　ｍ単位スイッチをマルチ接続すれば容易に構
成できる。In any of the above examples, the function in the reverse direction (downward direction) can be easily configured by multi-connecting n m x m unit switches like the first stage switch 100 shown in FIG.

上述したように、本発明の各実施例では、同一構成の単
位スイッチを複数個配列することにより、多段リンクス
イッチ等の任意の通話路スイッチが構成できるので、規
模に応じて配列する単位スイッチの数を増減することが
できる。従って、大規模な交換機から小規模な交換機ま
で、広く対応できる。また、同一構成の単位スイッチを
用いるため、交換機を構成する際に用いる部品の種類を
減少させることができる。As described above, in each embodiment of the present invention, any communication path switch such as a multistage link switch can be configured by arranging a plurality of unit switches with the same configuration. You can increase or decrease the number. Therefore, it can be used widely from large-scale exchanges to small-scale exchanges. Furthermore, since unit switches having the same configuration are used, the types of parts used when configuring the exchange can be reduced.

［発明の効果コ 本発明によれば、内部リンク数を拡張した多段スイッチ
を、各段毎に異なるスイッチで構成することなく、同一
の単位スイッチを基本として、これを組み合わせること
で、実現が可能である。従って、単位スイッチを１つの
ＬＳＩとしたときのリピータビリティが向上する。特に
、最終段は、アービタを設け、出回線対応のアドレスＦ
ＩＦＯの空き情報を入力とし、どの単位スイッチを読み
出すかの情報を出力とすることにより、集線機能を持ち
ながら、最終段としてのスループットを落とさない構成
とすることができる。[Effects of the Invention] According to the present invention, a multi-stage switch with an expanded number of internal links can be realized by combining the same unit switches instead of configuring each stage with a different switch. It is. Therefore, repeatability is improved when the unit switch is one LSI. In particular, the final stage is equipped with an arbiter, and the address F corresponding to the outgoing line is
By inputting IFO availability information and outputting information on which unit switch is to be read, it is possible to have a configuration that does not reduce throughput as the final stage while having a line concentration function.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の多段リンクスイッチの一実施例の構成
を示すブロック図、第２図は従来の多段リンクスイッチ
の構成を示すブロック図、第３図は多段リンクスイッチ
の一実施例の構成の概要を示すブロック図、第４図はセ
ルフオーマットの一例を示す説明図、第５図は第１図の
一実施例に用いられる単位スイッチの一実施例の構成を
示すブロック図、第６図は第１図の一実施例に含まれる
アービタ（調整器）の一実施例の構成を示すブロック図
、第７図は第６図のアービトレーションロジックの真理
値表、第８図および第９図は各々単位スイッチの他の実
施例の構成を示すブロック図、第１０図は本発明が適用
される通話路スイッチの一実施例の構成を示すブロック
図である。 １００・・初段スイッチ、２００・・・中間段スイッチ
、３００・・・最終段スイッチ、１０１，１０２゜１’
０３，２０１，３０１，３０２，３０３・・・単位スイ
ッチ、３０４・・・アービタ（調整器）、５０１・・・
直並列変換多重器（ＭＵＸ）　、５０２・・・メインバ
ッファメモリ、５０３・・・並直列変換多重器（ＤＭＸ
）、５０４・・・空きアドレスＦＩＦ○、５０５・・・
ルートデコーダ、５０６・・・アドレスＦＩＦＯ群、５
０７・・・出回線セレクタ、５０８カウンタ。 第２図FIG. 1 is a block diagram showing the configuration of an embodiment of the multistage link switch of the present invention, FIG. 2 is a block diagram showing the configuration of a conventional multistage link switch, and FIG. 3 is the configuration of an embodiment of the multistage link switch. FIG. 4 is an explanatory diagram showing an example of a self-automated system, FIG. 5 is a block diagram showing the configuration of an embodiment of the unit switch used in the embodiment of FIG. 1, and FIG. is a block diagram showing the configuration of an embodiment of the arbiter (adjuster) included in the embodiment of FIG. 1, FIG. 7 is a truth table of the arbitration logic of FIG. 6, and FIGS. 8 and 9 are FIG. 10 is a block diagram showing the structure of another embodiment of the unit switch, and FIG. 10 is a block diagram showing the structure of one embodiment of the communication path switch to which the present invention is applied. 100... First stage switch, 200... Middle stage switch, 300... Final stage switch, 101, 102°1'
03, 201, 301, 302, 303...Unit switch, 304...Arbiter (regulator), 501...
Serial/parallel conversion multiplexer (MUX), 502... Main buffer memory, 503... Parallel/serial conversion multiplexer (DMX)
), 504...Free address FIF○, 505...
Root decoder, 506...address FIFO group, 5
07... Outgoing line selector, 508 counter. Figure 2

Claims (1)

【特許請求の範囲】 １、ある一定数の複数の入力回線とある一定数の複数の
出力回線との間で交換動作を行う単位スイッチを多段接
続して構成され、ヘッダ部と情報部とからなる固定長パ
ケット（セル）を用いて交換動作を行う多段リンクスイ
ッチであって、初段では１つの入力回線に複数の単位ス
イッチの入力端子が接続され、中間段では単位スイッチ
がそのまま用いられ、最終段では１つの出力回線に複数
の単位スイッチの出力端子が接続されることを特徴とす
る多段リンクスイッチ。 ２、単位スイッチは、それが収容する各出回線毎に待ち
があるかどうかを通知する信号出力線を持ち、かつ、出
力回線がマルチ接続される複数の単位スイッチには、該
スイッチからの該信号出力線を入力とし、該複数の単位
スイッチのいずれを読み出すかの通知信号を出力とする
調整器を接続することを特徴とする請求項１記載の多段
リンクスイッチ。 ３、通信情報を含む情報部と、ルーティング情報を含む
ヘッダ部からなる固定長パケット（セル）を用いて交換
動作を行う交換機の通話路スイッチであって、 ある一定数ｍの入力および出力端子を持つスイッチ（単
位スイッチ）をｎ個組み合わせて、ｎｍ入力、ｍ出力と
したことを特徴とする集線スイッチ。 ４、通信情報を含む情報部と、ルーティング情報を含む
ヘッダ部からなる固定長パケット（セル）を用いて交換
動作を行う交換機の通話路スイッチであって、 収容する出回線毎に待ちセルがあるかどうかを外部に通
知する信号出力と、出回線毎に出力を停止することがで
きる信号入力を持つことを特徴とする通路路スイッチ。 ５、通信情報を含む情報部と、ルーティング情報を含む
ヘッダ部からなる固定長パケット（セル）を用いて交換
動作を行う交換機において、 ある一定数の複数の入力回線とある一定数の複数の出力
回線との間で交換動作を行う単位スイッチを多段接続す
ると共に、内部リンク数を入出力回線に対してｎ倍に拡
張した多段リンクスイッチを備え、該多段リンクスイッ
チは、上記単位スイッチを内部リンク数を拡大しない場
合のｎ倍用いると共に、入出力回線はそれぞれｎ多重の
接続をすることを特徴とする交換機。[Scope of Claims] 1. Consisting of a multistage connection of unit switches that perform switching operations between a certain number of a plurality of input lines and a certain number of a plurality of output lines, and consisting of a header section and an information section. This is a multi-stage link switch that performs switching operations using fixed-length packets (cells), in which the input terminals of multiple unit switches are connected to one input line in the first stage, the unit switches are used as they are in the intermediate stage, and the final A multi-stage link switch characterized in that in a stage, output terminals of a plurality of unit switches are connected to one output line. 2. A unit switch has a signal output line for notifying whether there is a wait for each output line it accommodates, and a plurality of unit switches to which multiple output lines are connected have a signal output line that notifies each output line that it accommodates, 2. The multi-stage link switch according to claim 1, further comprising a regulator connected to the signal output line as an input and output as a notification signal indicating which of the plurality of unit switches should be read. 3. A channel switch for an exchange that performs switching operations using fixed-length packets (cells) consisting of an information section containing communication information and a header section containing routing information, and which has a certain number of input and output terminals. A concentrator switch characterized in that n switches (unit switches) are combined to form nm inputs and m outputs. 4. A call path switch in an exchange that performs switching operations using fixed-length packets (cells) consisting of an information section containing communication information and a header section containing routing information, and there is a waiting cell for each outgoing line that it accommodates. A path switch characterized in that it has a signal output for notifying the outside whether the output is active or not, and a signal input for stopping the output for each outgoing line. 5. In an exchange that performs switching operations using fixed-length packets (cells) consisting of an information section containing communication information and a header section containing routing information, a certain number of input lines and a certain number of output lines are connected. A multi-stage link switch is provided in which unit switches that perform exchange operations with lines are connected in multiple stages, and the number of internal links is expanded n times with respect to input/output lines, and the multi-stage link switch connects the unit switches to internal links. A switching system characterized in that the number of input and output lines is used n times as many as in the case where the number is not expanded, and each input/output line is connected n times.