JPH03232036A - Cache controller - Google Patents
Cache controllerInfo
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュコントローラに利用され、特に、キ
ャッシュディレクトリによってキャッシュメモリの内容
を管理するキャッシュコントローラに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is used in a cache controller, and particularly relates to a cache controller that manages the contents of a cache memory using a cache directory.
本発明は、キャッシュディレクトリを用いてキャッシュ
メモリのアクセス制御を行うキャッシュコントローラに
おいて、
キャツシュヒツトしたヒツト回数をカウントして前記キ
ャッシュディレクトリ内に登録しておき、キャッシュミ
スしたときにこの登録されたヒツト回数があらかじめ定
められた基準値以上であるか否かを判定し、基準値以上
であれば前記キャッシュメモリの内容の更新は行わず、
基準値未満であれば前記キャッシュメモリの内容の更新
を行うように制御することにより、
キャツシュヒツトレートの向上を図ったものである。The present invention provides a cache controller that controls access to a cache memory using a cache directory, in which the number of cache hits is counted and registered in the cache directory, and when a cache miss occurs, the registered number of hits is counted. It is determined whether the value is equal to or greater than a predetermined reference value, and if it is equal to or greater than the reference value, the contents of the cache memory are not updated;
The cache hit rate is improved by controlling the content of the cache memory to be updated if it is less than a reference value.
従来のキャッシュコントローラは、キャッシュディレク
トリ内にキャッシュメモリのブロック単位（タグ）ごと
のタグアドレスと、タグ有効ビットと、タグ内の数バイ
ト （ライン）ごとのライン有効ビットとを有している
。メインメモリはキャッシュメモリのバンクと同じ容量
のページごとに管理され、さらに各ページはキャッシュ
メモリのタグと同じ容量のタグごとに分割されて管理さ
れている。A conventional cache controller has a tag address for each block (tag) of the cache memory in the cache directory, a tag valid bit, and a line valid bit for each several bytes (line) within the tag. The main memory is managed in pages with the same capacity as the cache memory banks, and each page is further divided and managed into tags with the same capacity as the cache memory tags.
メインメモリへのアクセスが起こったときは、アクセス
するアドレスとタグのタグアドレスとを比較し、キャツ
シュヒツトすればタグ有効ビットと各ライン有効ビット
とをチエツクして、これらのビットが有効を表示してい
れば、キャッシュメモリに対してアクセスするようシス
テムを制御する。When an access to the main memory occurs, the address to be accessed is compared with the tag address of the tag, and when the cache is hit, the tag valid bit and each line valid bit are checked to see if these bits are valid. If so, the system is controlled to access the cache memory.
また、キャッシュミスした場合は、メインメモリへのア
クセスをするようシステムを制御し、同時にキャッシュ
メモリの内容をタグ単位で新しく読み出したデータに更
新して、タグ有効ビットとライン有効ビットがもし無効
を表示していたら、これらのビットを有効に変える。In addition, if a cache miss occurs, the system is controlled to access the main memory, and at the same time, the contents of the cache memory are updated with the newly read data for each tag, and if the tag valid bit and line valid bit are invalid. If so, enable these bits.
マタ、システムのアドレスバスとコントロールバスとを
常に監視し、メインメモリへ他のデバイスからライトサ
イクルが実施されたときに、もしキャッシュメモリ内に
書き込まれたデータと同じアドレスのデータを保持して
いるときは、該当するライン有効ビットまたはタグ有効
ビットを無効表示にして、キャッシュメモリ内に古いデ
ータが残ることを回避する。The system constantly monitors the address bus and control bus, and when a write cycle is executed to the main memory from another device, it retains data at the same address as the data written in the cache memory. In this case, the corresponding line valid bit or tag valid bit is displayed as invalid to prevent old data from remaining in the cache memory.
前述した従来のキャッシュコントローラは、キャッシュ
ミスしたときに、タグ単位で常にキャッシュメモリの内
容を更新するようになっているので、もしメインメモリ
の異なるページどうしの同一位置にあるタグ上で、一方
のタグのデータを頻繁にアクセスし、他方のタグのデー
ターを稀にしかアクセスしないようなプログラムを実行
した場合、頻繁にアクセスするタグに対するアクセスの
間に稀にしかアクセスしないタグへのアクセスがところ
どころに存在し、そのたびにキャッシュメモリを更新し
てしまうので、キャツシュヒツトレートを低下させてし
まう欠点がある。The conventional cache controller mentioned above always updates the contents of the cache memory for each tag when a cache miss occurs. If you run a program that frequently accesses data in one tag and rarely accesses data in other tags, accesses to rarely accessed tags may occur between accesses to frequently accessed tags. However, since the cache memory is updated every time the cache memory is updated, it has the disadvantage of lowering the cache hit rate.
本発明の目的は、前記の欠点を除去することにより、メ
インメモリの異なるページどうしの同一位置にあるタグ
上で、一方のタグのデータを頻繁にアクセスし、他方の
データを稀にしかアクセスしないようなプログラムを実
行したときに、キャツシュヒツトレートを低下させるこ
とのないキャッシュコントローラを提供することにある
。It is an object of the present invention to eliminate the above-mentioned drawbacks, so that on tags located at the same location in different pages of main memory, data of one tag is accessed frequently and data of the other tag is accessed only rarely. To provide a cache controller that does not reduce the cash hit rate when such a program is executed.
本発明は、キャッシュディレクトリを有し、キャッシュ
メモリのアクセス制御を行う手段を備えたキャッシュコ
ントローラにおいて、前記キャッシュディレクトリ内に
、キャツシュヒツトした回数を登録しておくキャツシュ
ヒツトカウンタビットを設け、キャッシュミスしたとき
に、前記キャツシュヒツトカウンタビットの論理値を参
照して前記キャッシュメモリの内容を更新するか否かの
判断を行うカウンタ制御回路を備えたことを特徴とする
。The present invention provides a cache controller having a cache directory and means for controlling access to the cache memory, in which a cache hit counter bit is provided in the cache directory to register the number of cache hits, and cache misses are detected. In some cases, the apparatus is characterized by comprising a counter control circuit that refers to the logical value of the cash hit counter bit to determine whether or not to update the contents of the cache memory.
また、本発明は、前記カウンタ制御回路は、前記キャツ
シュヒツトカウンタビットの示す論理値があらかじめ定
められた基準値以上であるか否かを判断する手段と、基
準値以上の場合前記キャッシュメモリの内容の更新は行
わず、基準値未満の場合前記キャッシュメモリの内容の
更新を行うように制御を行う手段とを含むことが好まし
い。Further, in the present invention, the counter control circuit includes means for determining whether or not the logical value indicated by the cache hit counter bit is equal to or greater than a predetermined reference value; It is preferable to include means for controlling the content of the cache memory so as not to update the content, but to update the content of the cache memory when the content is less than a reference value.
また、本発明は、前記キャツシュヒツトカウンタビット
は２ビットから構成され、前記基準値は２進数の論理値
「１１」であり、前記カウンタ制御回路は前記キャツシ
ュヒツトカウンタビットが２進数の論理値「１１」に達
した場合、キャツシュヒツトしてもそれ以上加算しない
制御を行う手段を含むことが好ましい。Further, in the present invention, the cash hit counter bit is composed of 2 bits, the reference value is a binary logical value "11", and the counter control circuit is configured such that the cash hit counter bit is a binary logical value "11". It is preferable to include means for performing control such that when the value "11" is reached, no further addition is made even if the cash hit is made.
キャツシュヒツトカウンタビットとして、例えば２ビッ
トを設定し、キャツシュヒツトリード時、キャツシュヒ
ツトのたびに１を加算し論理値が「１１Ｊに達したらそ
れ以上加算しないことにする。For example, 2 bits are set as the cash hit counter bits, and when a cash hit is read, 1 is added each time a cash hit is made, and when the logical value reaches 11J, no further addition is made.
そして、キャッシュミス時、キャツシュヒツトカウンタ
ビットの論理値が論理値「１１」であるか否かを判断し
、論理値「１１」である場合にはキャッシュメモリの更
新は行わず、論理値「１１」でなければキャッシュメモ
リの更新を行う。When a cache miss occurs, it is determined whether the logical value of the cache counter bit is the logical value "11" or not. If the logical value is "11", the cache memory is not updated and the logical value "11" is determined. 11", the cache memory is updated.
従って、前記の場合、キャツシュヒツト回数が３以上で
あれば、たとえキャッシュミスが発生してもキャッシュ
メモリの内容更新は行われなくなり、それだけキャツシ
ュヒツトレートを低下させることなく向上を図ることが
可能となる。Therefore, in the above case, if the number of cache hits is 3 or more, the contents of the cache memory will not be updated even if a cache miss occurs, and it is possible to improve the cache hit rate without decreasing it. Become.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例のキャッシュコントローラを
用いたメモリシステムを示すブロック構成図である。FIG. 1 is a block diagram showing a memory system using a cache controller according to an embodiment of the present invention.
本実施例のメモリシステムは、メインメモ１川０と、こ
のメインメモリ１０に接続されたキャッシュメモリ２０
と、このキャッシュメモリ２０に接続された本発明実施
例のキャッシュコントローラ５０とを備えている。The memory system of this embodiment includes a main memory 10 and a cache memory 20 connected to this main memory 10.
and a cache controller 50 according to an embodiment of the present invention connected to this cache memory 20.
メインメモリ１０は、ページ（０）１１ 、ページ（１
）１２、ページ（２）１３、 、ページ（ｍ−１）１４
、ページ（ｍ）１５（ｍは正の整数）、のようにページ
ごとに分解され、キャッシュメモリ２０は、バンク（Ａ
） ２１およびバンク（Ｂ）２２を含む。そして、メイ
ンメモリ１０の各ページ（０）１１〜（ｍ）１５はキャ
ッシュメモリ２０のバンク （Ａ）２１およびバンク（
Ｂ）２２とそれぞれ同じ容量を持つ。The main memory 10 has page (0) 11, page (1)
) 12, page (2) 13, , page (m-1) 14
, page (m) 15 (m is a positive integer), and the cache memory 20 is divided into banks (A
) 21 and bank (B) 22. Each page (0) 11 to (m) 15 of the main memory 10 corresponds to bank (A) 21 and bank (A) 21 of the cache memory 20.
B) Each has the same capacity as 22.
また、メインメモリ１０とキャッシュメモリ２０とは、
タグ６のように同容量ごとに分割され、各タグ単位でキ
ャッシュコントローラ５０に管理される。Furthermore, the main memory 10 and the cache memory 20 are
Like the tag 6, it is divided into units of the same capacity, and each tag is managed by the cache controller 50.
キャッシュコントローラ５０は、ディレクトリ群（Ａ）
３５とディレクトリ群（Ｂ）３６とから構成されるキャ
ッシュディレクトリ３０と、カウンタ制御回路４０とか
ら構成されており、各ブイレフ） ＩＪ群（Ａ）３５お
よび（Ｂ）３６は、セット（０）３１ 、セット（１）
３２、セット（２）３３、 、セット （ｎ） ３４
（ｎは正の整数）、のようにタグ単位で管理するための
ディレクトリの集まりでできている。The cache controller 50 is a directory group (A)
35 and a directory group (B) 36, and a counter control circuit 40. , set (1)
32, set (2) 33, , set (n) 34
(n is a positive integer) is made up of a collection of directories to be managed in tag units.
ディレクトリ群（Ａ）３５はキャッシュメモリ２０のバ
ンク（Ａ）２１を、ディレクトリ群（Ｂ）３６は同じく
バンク（Ｂ）２２を管理する。Directory group (A) 35 manages bank (A) 21 of cache memory 20, and directory group (B) 36 similarly manages bank (B) 22.
各ディレクトリの構成は、タグアドレス１ａおよび１ｂ
、タグ有効ビット２ａおよび２ｂ、キャツシュヒツト
カウンタビット３ａおよび３ｂ、ならびにライン有効ピ
ッ）４ａおよび４ｂとからそれぞれ構成される。The structure of each directory is tag address 1a and 1b.
, tag valid bits 2a and 2b, cash counter bits 3a and 3b, and line valid bits 4a and 4b, respectively.
タグアドレス１ａおよび１ｂは、それぞれバンク （Ａ
）２１およびバンク（Ｂ）２２のタグ６のタグアドレス
を保存し、タグ有効ピッ）２ａおよび２ｂは、タグアド
レス１ａおよび１ｂが表すタグの内容が有効か無効かを
表示し、有効であれば論理値「１」を、無効であれば論
理値「０」を保持する。Tag addresses 1a and 1b are respectively bank (A
) 21 and the tag address of tag 6 in bank (B) 22, the tag valid pins) 2a and 2b display whether the contents of the tag represented by the tag addresses 1a and 1b are valid or invalid, and if valid, The logical value "1" is held, and if invalid, the logical value "0" is held.
ライン有効ビット４ａおよび４ｂは、ライン参照信号１
０１および１０２によって示されるように、それぞれバ
ンク （Ａ）２１とバンク （Ｂ）２２の特定のライン
７のデータが有効か無効かを表示する。Line valid bits 4a and 4b indicate line reference signal 1
01 and 102 indicate whether data on a particular line 7 of bank (A) 21 and bank (B) 22 is valid or invalid, respectively.
そして、タグ有効ピッ）２ａおよび２ｂと同様に、デー
タが有効であれば論理値「１」を、無効であれば論理値
「０」を保持する。Similarly to the tag valid pins 2a and 2b, if the data is valid, the logic value "1" is held, and if the data is invalid, the logic value "0" is held.
キャツシュヒツトカウンタビット３ａおよび３ｂは、そ
れぞれ２ビットで、各タグ６に対するアクセスでキャツ
シュヒツトが起こったとき、そのタグ６を管理するディ
レクトリのキャッシュヒットカウンタビット３ａまたは
３ｂに論理値「ｌ」が加算される。The cache hit counter bits 3a and 3b are 2 bits each, and when a cache hit occurs in an access to each tag 6, a logical value "l" is added to the cache hit counter bit 3a or 3b of the directory that manages that tag 6. be done.
ＬＲＵビット５は、ディレクトリ群（Ａ）３５とディレ
クトリ群（Ｂ）３６との間で、一番新しいキャツシュヒ
ツトが起こったのがバンク （Ａ）２］の場合は論理値
「１」を、バンク（Ｂ）２２の場合は論理値「０」を表
示する。LRU bit 5 sets a logical value of ``1'' when the latest cash hit occurred between directory group (A) 35 and directory group (B) 36 in bank (A) 2]; B) In the case of 22, the logical value "0" is displayed.
本発明の特徴は、第１図において、キャッジ−ディレク
トリ３０内に、キャッン、ヒッ）・シた回数を登録して
おくキャツシュヒツトカランタビ・ソト３ａおよび３ｂ
を設け、キャッシュミスしたとき（こ、キヤ・ンシコに
・ントカウンタヒ゛ツ）３ａｔたは３ｂの論理値を参照
してキャッシュメモリ２０の内容を更新するか否かの判
断を行うカウンタ制御回路４０を含むことにある。The feature of the present invention is that, in FIG. 1, in the cage directory 30, the number of calls, hits, and hits are registered.
A counter control circuit 40 is provided which determines whether or not to update the contents of the cache memory 20 by referring to the logical value of 3at or 3b when a cache miss occurs (this is a cache miss). It consists in including.
次に、本実施例の動作について第２図および第３図に示
す流れ図を参照して説明する。ここで、第２図および第
３図はそれぞれキャツシュヒツト時およびキャッシュミ
ス時のカウンタ制御回路４０の動作手順を示す。Next, the operation of this embodiment will be explained with reference to the flowcharts shown in FIGS. 2 and 3. Here, FIGS. 2 and 3 show the operating procedure of the counter control circuit 40 at the time of a cache hit and a cache miss, respectively.
カウンタ制御回路４０は、キャツシュヒツトカウンタピ
ッ）３ａおよび３ｂに対する加算、減算、クリアおよび
キャツシュヒツトとキャッシュミスの判断を制御する。The counter control circuit 40 controls addition, subtraction, and clearing of the cash hit counters 3a and 3b, as well as the determination of cash hits and cache misses.
すなわち、まず、キャツシュヒツトカウンタビット３ａ
および３ｂのそれぞれが管理するタグ６が、メインメモ
リ１０からキャッシュメモリ２０に読み込まれたとき（
ステップＳｔ）、読み込まれたタグ６を管理する方のキ
ャツシュヒツトカウンタビット３ａまたは３ｈに論理値
［００」を書き込むことでクリアする（ステップＳ２）
。That is, first, the cash counter bit 3a
and 3b are read from the main memory 10 into the cache memory 20 (
Step St), the cache counter bit 3a or 3h that manages the read tag 6 is cleared by writing a logical value [00] (step S2)
.
以後、そのタグ６に対してキャツシュヒツトするたびに
そのタグ６を管理するキャツシュヒツトカウンタビット
３ａまたは３ｂに論理値「１」を加算していき、論理値
「１１」になったらそれ以上キャツシュヒツトしても加
算しない（ステップ３３）。Thereafter, each time a catch is made to that tag 6, a logic value "1" is added to the catch counter bit 3a or 3b that manages that tag 6, and when the logic value reaches "11", no more catches are made. is not added (step 33).
キャッシュミスが起きたとき、カウンタ制御回路４０は
、キャッシュミスの起こっているタグ６を管理するキャ
ツシュヒツトカウンタビット３ａまたは３ｂの値を調べ
て（ステップ５２１） 、もし論理値「１１」でなけれ
ば（ステップ５２２）、通常のキャッシュミスの処理手
順に従ってキャッシュメモリ２０を更新するが（ステッ
プ８２３）、もし論理値「】ＩＪであるときにはキャッ
シュメモリ２０の更新を行わず、単にキャツシュヒツト
カウンタピッ）３ａまたは３ｂから論理値「１」を減算
するかまたはクリアする（ステップ５２４）。When a cache miss occurs, the counter control circuit 40 checks the value of the cache hit counter bit 3a or 3b that manages the tag 6 where the cache miss has occurred (step 521), and if the value is not the logical value "11", For example (step 522), the cache memory 20 is updated according to the normal cache miss processing procedure (step 823), but if the logical value is "]IJ", the cache memory 20 is not updated and the cache hit counter pin is simply updated. ) Subtract or clear a logical "1" from 3a or 3b (step 524).
キャッシュミスのときに、キャツシュヒツトカウンタビ
ット３ａまたは３ｂに対して減算を行うかクリアするか
は、あらかじめカウンタ制御回路４０に対してプログラ
ム可能で、実行しようとしているプログラムがどのくら
い同一タグ６をアクセスするかにより、よりヒツトレー
トの高い処理方法を選択できる。Whether to subtract or clear cache hit counter bits 3a or 3b in the event of a cache miss can be programmed in advance into the counter control circuit 40, and depends on how often the program to be executed accesses the same tag 6. Depending on the situation, a processing method with a higher heat rate can be selected.
以上説明したように、本発明は、キャッシュディレクト
リ内にキャツシュヒツトした回数をカウントして保存し
ておくキャツシュヒツトカウンタビットと、キャッシュ
ミスしたときにキャツシュヒツトカウンタビットを参照
して、キャッシュメモリの内容を更新するかしないかを
判断するカウンタ制御回路とを有することにより、メイ
ンメモリの異なるページどうしの同一位置にあるタグ上
で、一方のタグのデータを頻繁にアクセスし、他方のタ
グのデータを稀にしかアクセスしないようなプログラム
を実行したときに、キャツシュヒツトレートを低下させ
ない効果がある。As explained above, the present invention has a cache hit counter bit that counts and stores the number of cache hits in a cache directory, and a cache hit counter bit that is referenced when a cache miss occurs. By having a counter control circuit that determines whether or not to update the contents, data of one tag can be frequently accessed on tags located at the same location in different pages of the main memory, and data of the other tag can be accessed frequently. This has the effect of not reducing the cash hit rate when executing a program that rarely accesses the file.
第１図は本発明の一実施例のキャッシュコントローラを
用いたメモリシステムを示すブロック構成図。
第２図はそのキャツシュヒツト時の動作を示す流れ図。
第３図はそのキャッシュミス時の動作を示す流れ図。
ｌａ、ｌｂ・・・タグアドレス、２ａ１２ｂ・・・タグ
有効ビット、３ａ、３ｂ・・・キャツシュヒツトカウン
タビット、４ａ 、４ｂ・・・ライン有効ビット、５・
・・ＬＲＵビット、６・・・タグ、７・・・ライン、ｌ
Ｏ・・・メインメモリ、１１・・・ページ（０） 、１
２・・・ページ（１）、１３・・・ページ（２）、１４
・・・ページ（ｍ−１）、１５・・・ページ（ｍＬ２０
・・・キャッシュメモリ、２１・・・バンク （Ａ）、
２２・・・バンク（Ｂ）、３０・・・キャッシュディレ
クトリ、３１・・・セット（０）、３２・・・セット（
１）、３３・・・セット（２）、３４・・・セット （
ｎ）、３５・・・ディレクトリ群（Ａ）、３６・・・デ
ィレクトリ群（Ｂ） 、４０・・・カウンタ制御回路、
５０・・・キャッシュコントローラ、１０１．１０２・
・・ライン参照信号、Ｓ１〜Ｓ３、Ｓ２１〜Ｓ２４・・
・ステップ。
芙ル例（へマツシュヒツトｖｆ）
−ｒ
弔
図FIG. 1 is a block diagram showing a memory system using a cache controller according to an embodiment of the present invention. FIG. 2 is a flowchart showing the operation at the time of a cash hit. FIG. 3 is a flowchart showing the operation at the time of a cache miss. la, lb...Tag address, 2a12b...Tag valid bit, 3a, 3b...Cash hit counter bit, 4a, 4b...Line valid bit, 5.
...LRU bit, 6...tag, 7...line, l
O... Main memory, 11... Page (0), 1
2...Page (1), 13...Page (2), 14
...page (m-1), 15...page (mL20
...cache memory, 21...bank (A),
22... Bank (B), 30... Cache directory, 31... Set (0), 32... Set (
1), 33...set (2), 34...set (
n), 35... directory group (A), 36... directory group (B), 40... counter control circuit,
50... Cache controller, 101.102.
・Line reference signal, S1 to S3, S21 to S24...
・Step. Furu example (Hematschcht vf) -r Funeral map
Claims (1)
のアクセス制御を行う手段を備えたキャッシュコントロ
ーラにおいて、 前記キャッシュディレクトリ内に、キャッシュヒットし
た回数を登録しておくキャッシュヒットカウンタビット
を設け、 キャッシュミスしたときに、前記キャッシュヒットカウ
ンタビットの論理値を参照して前記キャッシュメモリの
内容を更新するか否かの判断を行うカウンタ制御回路を
備えた ことを特徴とするキャッシュコントローラ。 ２、前記カウンタ制御回路は、前記キャッシュヒットカ
ウンタビットの示す論理値があらかじめ定められた基準
値以上であるか否かを判断する手段と、基準値以上の場
合前記キャッシュメモリの内容の更新は行わず、基準値
未満の場合前記キャッシュメモリの内容の更新を行うよ
うに制御を行う手段とを含む請求項１記載のキャッシュ
コントローラ。 ３、前記キャッシュヒットカウンタビットは２ビットか
ら構成され、前記基準値は２進数の論理値「１１」であ
り、前記カウンタ制御回路は前記キャッシュヒットカウ
ンタビットが２進数の論理値「１１」に達した場合、キ
ャッシュヒットしてもそれ以上加算しない制御を行う手
段を含む請求項２記載のキャッシュコントローラ。[Claims] 1. In a cache controller having a cache directory and means for controlling access to the cache memory, a cache hit counter bit is provided in the cache directory to register the number of cache hits. . A cache controller comprising: a counter control circuit that refers to the logical value of the cache hit counter bit to determine whether or not to update the contents of the cache memory when a cache miss occurs. 2. The counter control circuit includes means for determining whether or not the logical value indicated by the cache hit counter bit is equal to or greater than a predetermined reference value, and if the logic value indicated by the cache hit counter bit is equal to or greater than the reference value, the contents of the cache memory are not updated. 2. The cache controller according to claim 1, further comprising: means for controlling the content of the cache memory to be updated when the value is less than a reference value. 3. The cache hit counter bit is composed of 2 bits, the reference value is a binary logical value "11", and the counter control circuit is configured to control the cache hit counter bit when the cache hit counter bit reaches the binary logical value "11". 3. The cache controller according to claim 2, further comprising means for controlling no further addition even if there is a cache hit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029082A JPH03232036A (en) | 1990-02-07 | 1990-02-07 | Cache controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029082A JPH03232036A (en) | 1990-02-07 | 1990-02-07 | Cache controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232036A true JPH03232036A (en) | 1991-10-16 |
Family
ID=12266422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029082A Pending JPH03232036A (en) | 1990-02-07 | 1990-02-07 | Cache controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232036A (en) |
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