JPH03231347A - Dma controller - Google Patents

Abstract

PURPOSE:To omit the reading wait and to improve the efficiency of a DMA controller at transfer of data to an I/O from a memory by using a data selection signal and a status signal for transfer of data to the I/O from the memory. CONSTITUTION:A data selector 10 outputs only the data to be transferred and shown by a data selection signal 7 to a data bus 29 out of those 4-byte data outputted to a data bus 12 from an interleave memory 11 in an active state of a status signal 9. When the signal 9 is inactive, the outputted from the memory 11 are not selected and a CPU 13 and a DMA controller main body 1 can read and write only the address of a memory that is designated by an address bus 30. Therefore the data can be transferred to a peripheral I/O 14 from the continuous 4-address/32-bit memories just with a single wait. Thus the overall system efficiency is improved.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤＭＡコントローラに係り、特にマイクロコン
ピュータ応用システム中のＤＭＡコントローラに関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a DMA controller, and particularly to a DMA controller in a microcomputer application system.

〔従来の技術〕[Conventional technology]

第４図に示す従来のＤＭＡコントローラを用いて、メモ
リから周辺Ｉ／Ｏへのデータ転送をマイク四コンピュー
タを用いたシステム上で実行する’Ｊｔ　合、ＣＰ　Ｕ
はデータバス２９、アドレスバス３０の使用権をＤＭＡ
コントローラに譲り、データを１つ転送する度にＤＭＡ
コントローラが転送元となるメモリのアドレスから転送
データをデータバス２９に出力させ、その後にメモリか
ら出力された転送データを周辺Ｉ１０に直接書き出すサ
イクルをＣＰＵによって設定された転送データ数のデー
タ転送が終了するまで繰り返す方法によってデータ転送
の高速化を実現していた。When the conventional DMA controller shown in Fig. 4 is used to transfer data from memory to peripheral I/O on a system using a four-microphone computer, the CPU
The right to use the data bus 29 and address bus 30 is transferred to DMA.
Gives over to the controller and uses DMA every time one piece of data is transferred.
A cycle in which the controller outputs the transfer data from the transfer source memory address to the data bus 29, and then directly writes the transfer data output from the memory to the peripheral I10, the data transfer for the number of transfer data set by the CPU is completed. The data transfer speed was achieved by repeating the process until the data transfer was completed.

このような従来のＤＭＡコントローラの一例のブロック
図を第４図に示す。A block diagram of an example of such a conventional DMA controller is shown in FIG.

第４図において、従来のＤＭＡコントローラ本体１５は
、従来のＤＭＡコントローラの動作制御部１６と、従来
のＤ’ＭＡコントローラの動作を指定する情報がＣＰＵ
から書き込まれるコントローラレジスタ（ＣＲ）１７と
、従来のＤＭＡコントローラの動作状況を示す情報が保
存されるステータスレジスタ（ＳＲ）１８とを備えてい
る。In FIG. 4, a conventional DMA controller main body 15 includes a conventional DMA controller operation control section 16 and a CPU that stores information specifying the operation of the conventional D'MA controller.
The controller includes a controller register (CR) 17 to which data is written, and a status register (SR) 18 in which information indicating the operating status of a conventional DMA controller is stored.

ここで、動作制御部１６は、ホールド・リクエスト（）
ｌｏｌｄ　Ｒｅｑｕｅｓｔ）信号１９．ＤＭＡクノウリ
ッジ（Ａｃｋｎｏｗｌｅｄｇｅ）信号２２．メモリ・リ
ード（Ｍｅｍｏｒｙ　Ｒｅａｄ）信号２５．メモリ・ラ
イト（Ｍ−ｅｍｏｒｙ　Ｗｒｉｔｅ）信号２６を出力し
、ホールドクノウリッジ（Ａｃｋｎｏｗｌｅｄｇｅ）信
号２０．ＤＭＡリクエスト（Ｒｅｑｕｅｓｔ）信号２１
．Ｉ１０リード（Ｒｅａｄ）信号２３．Ｉ１０ライト（
Ｗｒｉｔｅ）信号２４を入力する。Here, the operation control unit 16 sends a hold request ()
request) signal 19. DMA Acknowledge Signal 22. Memory Read signal 25. Outputs a memory write (M-emory Write) signal 26, and outputs a hold acknowledge signal 20. DMA request signal 21
．． I10 Read signal 23. I10 light (
Write) signal 24 is input.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

一般にメモリからデータを読み出す場合、第５図に示す
ようにメモリデバイスの特性として、トｅｍｏｒｙ　Ｒ
ｅａｄ信号２５がアクティブになった直後にメモリがデ
ータを出力する事はできないので（信号線１，０）、デ
ータを読み出す側はＭｅｍｏｒｙＲｅａｄ信号２５をア
クティブにしてから一定期間のウェイトＷをおいてメモ
リがデータを出力するのを待つ動作が必要になる。Generally, when reading data from a memory, as shown in FIG.
Since the memory cannot output data immediately after the ead signal 25 becomes active (signal lines 1 and 0), the data reading side activates the MemoryRead signal 25 and waits a certain period of time W before outputting the data to the memory. It is necessary to wait for the data to be output.

このため、前述した従来のＤＭＡコントローラの動作に
おいて、メモリからＩ／Ｏへの転送データが増大すると
データ読み出し時のウェイト回数が増加するので、ＤＭ
Ａコントローラによるデータバス２９．アドレスバス３
０の占有が長期化し、結果としてシステム全体の効率が
低下するという問題点があった。Therefore, in the operation of the conventional DMA controller described above, as the amount of data transferred from memory to I/O increases, the number of wait times when reading data increases.
Data bus 29 by A controller. address bus 3
There was a problem in that the occupation of 0 was prolonged, resulting in a decrease in the efficiency of the entire system.

そこで、本発明の目的は、前記欠点が解決され、メモリ
→Ｉ１０転送時のメモリ読み出し時の不要。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above-mentioned drawbacks and eliminate the need for memory read during memory->I10 transfer.

なウェイトを省略して、効率を向上させたＤ　Ｄｖｉ　
Ａコントローラを提供することにある。Dvi improves efficiency by omitting heavy weights
A.The purpose of this invention is to provide a controller.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の構成は、コントロールレジスタとステータスレ
ジスタとＤＭＡ動作制御部とを備えたＤＭＡコントロー
ラにおいて、一回のメモリからの転送データ読み出しサ
イクル内の周辺Ｉ／Ｏへのデータ転送回数をカウントす
る書き込み回数カウンタと、前記書き込み回数カウンタ
の値が出力されるデータセレクト信号の端子と、前記デ
ータセレクト信号が有効であるか無効であるかを示すス
テータス信号を発生させるステータス信号発生回路とを
備え、前記データセレクト信号と前記ステータス信号と
を用いてメモリから工／Ｏへのデータ転送を行うように
なしたことを特徴とする。According to the configuration of the present invention, in a DMA controller equipped with a control register, a status register, and a DMA operation control section, a write count is used to count the number of data transfers to peripheral I/O within one transfer data read cycle from memory. a counter, a data select signal terminal to which the value of the write count counter is output, and a status signal generation circuit to generate a status signal indicating whether the data select signal is valid or invalid; The present invention is characterized in that data is transferred from the memory to the I/O using the select signal and the status signal.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例のＤＭＡコントローラを示す
ブロック図である。FIG. 1 is a block diagram showing a DMA controller according to an embodiment of the present invention.

第２図は、第１図の実施例のＤＭＡコントローラをデー
タバス８ビツト（Ｂｉｔ）のＣＰＵ１３を採用し、イン
タリーブメモリ１１から同時に連続した４アドレス３２
Ｂｉ４のデータが読み出せるシステムへ応用した例を示
すブロック図である。In FIG. 2, the DMA controller of the embodiment shown in FIG.
FIG. 2 is a block diagram showing an example of application to a system in which Bi4 data can be read.

第３図は、第２図の応用例での動作タイミング図である
。各図において、同一の参照番号を付しであるものは、
同等の機能を持つことを示している。FIG. 3 is an operation timing diagram in the application example of FIG. 2. In each figure, the same reference numbers refer to
Indicates that they have equivalent functionality.

また、以下の説明文において（）で示すアルファベット
記号は、第３図、第５図のタイミング図の参照記号と対
応している。Further, in the following explanation, the alphabetical symbols shown in parentheses correspond to the reference symbols in the timing diagrams of FIGS. 3 and 5.

第１図、第２図において、本実施例のＤＭＡコントロー
ラ本体１は、ＤＭＡコントローラの動作制御部２と、Ｄ
ＭＡコントローラの動作を指定する情報が中央処理ユニ
ツ）　（ＣＰＵ）１３から書き込まれるコントロールレ
ジスタ（ＣＲ）３と、ＤＭＡコントローラの動作状況を
示す情報が保存されるステータスレジスタ（ＳＲ）４と
、１回のＤＭＡサイクル内のデータ転送回数をカウント
する書き込み回数カウンタ５と、書き込み回数のクリア
信号６が入力し、書き込み回数の値が出力されるデータ
セレクト信号７を出力する書き込み回数カウンタ５と、
データセレクト信号７の有効。1 and 2, the DMA controller main body 1 of this embodiment includes an operation control section 2 of the DMA controller, and a D
Information specifying the operation of the MA controller is written to the control register (CR) 3 from the central processing unit (CPU) 13, and once to the status register (SR) 4 where information indicating the operation status of the DMA controller is stored. a write count counter 5 that counts the number of data transfers within a DMA cycle; a write count counter 5 that receives a write count clear signal 6 and outputs a data select signal 7 that outputs the write count value;
Data select signal 7 is valid.

無効を示すステータス信号９を発生させるステータス信
号発生回路８とを含み、構成される。and a status signal generation circuit 8 that generates a status signal 9 indicating invalidity.

入出力信号は、従来例を示す第４図と同様である。The input/output signals are the same as those shown in FIG. 4, which shows the conventional example.

以下に各部の説明を示す。データセレクト信号９は、Ｄ
ＭＡコントローラ本体１内部の２ビツトの書き込み回数
カウンタ５の値が出力され、第３図に示すインタリーブ
メモリ１１が出力する４バイトのデータ中のＤＭＡコン
トコーラ本体ｌが要求する転送データの指定をする。イ
ンタリーブメモリ１１は、データセレクタ１０を介して
データバス２９に接続され、アドレスバス３０によって
指定されたアドレスと、それに続く３つのアドレスのデ
ータをインタリーブメモリ１１のデータバス１２を介し
て、データセレクタ１０に出力する。An explanation of each part is shown below. The data select signal 9 is D
The value of the 2-bit write count counter 5 inside the MA controller main body 1 is output, and the transfer data requested by the DMA controller main body 1 is specified in the 4-byte data output by the interleave memory 11 shown in FIG. . The interleave memory 11 is connected to the data bus 29 via the data selector 10, and the data of the address specified by the address bus 30 and the following three addresses are transferred to the data selector 10 via the data bus 12 of the interleave memory 11. Output to.

データセレクタ１０はステータス信号９がアクティブに
なっている期間はインタリーブメモリ１１がインタリー
ブメモリデータバス１２に出力している４バイトのデー
タの中からデータセレクト信号７が示す転送対象となる
データだけをデータバス２９に出力するが、ステータス
信号９がインアクティブの場合はインタリーブメモリ１
１の出力するデータの選択動作はせず、ＣＰＵ１３とＤ
ＭＡコントローラ本体１とはアドレスバス３０で指定さ
れたメモリのアドレスだけに対するリード／ライト（Ｒ
ｅａｄ／Ｗｒ　ｉ　ｔ　ｅ）動作ができる。During the period when the status signal 9 is active, the data selector 10 selects only the data to be transferred indicated by the data select signal 7 from among the 4-byte data that the interleave memory 11 outputs to the interleave memory data bus 12. Output to bus 29, but if status signal 9 is inactive, interleave memory 1
1 does not select the data to be output, but the CPU 13 and D
The MA controller body 1 is capable of reading/writing only the memory address specified by the address bus 30 (R
Able to perform ead/write operations.

以下に、第３図も参照して、各部の動作を示す。The operation of each part will be described below with reference also to FIG.

ＤＭＡコントローラ本体１は、周辺ｌ１０１４からのＤ
ＭＡ転送要求によってデータバス２９．アドレスバス３
０の使用権をＣＰＵ１３に対して要求し、それが承認さ
れるとアドレスバス３０に転送対象となるデータが格納
されているアドレスを出力しくａ）、書き込み回数カウ
ンタ５を書き込み回数カウンタクリア信号６によって〔
０〕にクリアして、ステータス信号をアクティブにして
から（ｄ）、メモリ・リード（Ｍｅｍｏｒｙ　Ｒｅａｄ
）信号２５をアクティブ状態に保持して（ｂ）、アドレ
スバス３０で指定されたアドレスから４アドレス３２ビ
ツトのデータを１ウエイトで同時にインタリーブメモリ
１１からインタリーブメモリデータバス１２に出力させ
た状態に保持する（ｈ、＋、ｊ、ｋ）。その後、ＤＭＡ
コントローラ本体１は書き込み回数カウンタ５のカウン
ト値をデータセレクタ１０に出力しくｅ、ｆ）、データ
セレクタ１０はその値によって現在ＤＭＡコントローラ
１が要求している転送データをインタリーブメモリデー
タバス１２から選択してデータバス２９に出力しくｇ）
、その後にＤＭＡコントローラ本体１がＩｌｏ　　Ｗｒ
ｉｔｅ信号２４を発生して周辺ｌ１０１４にデータバス
２９に出力されているデータを書き込み（ｃ）、書き込
み回数カウンタ５を１つインクリメントする。書き込み
回数カウンタ５のインクリメントにより、データセレク
ト信号７はその値が変化するので（ｅ。The DMA controller main body 1 receives D from the peripheral l1014.
Data bus 29. by MA transfer request. address bus 3
0 is requested from the CPU 13, and when it is approved, the address where the data to be transferred is stored is output to the address bus 30.a) The write number counter 5 is set to the write number counter clear signal 6. by [
0] to activate the status signal (d), and then perform a memory read (Memory Read
) Hold the signal 25 in the active state (b) and hold the state in which 32-bit data of 4 addresses starting from the address specified on the address bus 30 are simultaneously output from the interleave memory 11 to the interleave memory data bus 12 in one wait. (h, +, j, k). After that, DMA
The controller body 1 outputs the count value of the write count counter 5 to the data selector 10 (e, f), and the data selector 10 selects the transfer data currently requested by the DMA controller 1 from the interleaved memory data bus 12 based on the value. Please output to data bus 29g)
, then the DMA controller main body 1 is Ilo Wr.
It generates the ite signal 24, writes the data output to the data bus 29 to the peripheral l1014 (c), and increments the write number counter 5 by one. As the write count counter 5 increments, the value of the data select signal 7 changes (e).

ｆ）、データセレクタＩＯは次の転送データをデータバ
ス２９に圧力する（ｇ）。インタリーブメモリ１１が出
力している第０バイトから第３バイトまでのデータ転送
が終了すると、ＤＭＡコントローラ１はＭｅｍｏｒｙ　
Ｒｅａｄ信号２５、ステータス信号９をインアクティブ
にして（ｂ　、　ｄ）　、現在アドレスバス３０に圧力
しているアドレス値〔＋４〕のアドレスをアドレスバス
３０に出力し、以下同様の動作をＣＰＵ１３によって設
定された転送データ量の転送が終了するまで繰り返す。f), the data selector IO forces the next transfer data onto the data bus 29 (g); When the data transfer from the 0th byte to the 3rd byte output by the interleave memory 11 is completed, the DMA controller 1
The Read signal 25 and the status signal 9 are made inactive (b, d), the address of the address value [+4] currently being applied to the address bus 30 is output to the address bus 30, and the same operation is set by the CPU 13 thereafter. This process is repeated until the amount of data transferred is completed.

以上説明した本実施例では、連続した４アドレス３２Ｂ
ｉｔのメモリから周辺■／Ｏへのデータを転送する場合
、従来のＤＭ−Ａコントローラ１５では４回のウェイト
が必要なところを（Ａ　、ｍ、ｎ。In this embodiment described above, four consecutive addresses 32B
When transferring data from the IT memory to the peripheral ■/O, the conventional DM-A controller 15 requires four waits (A, m, n).

ｏ）、ＤＭＡコントローラ本体１では、１回のウェイト
Ｗだけで４アドレス３２Ｂｉｔのデータ転送を可能とし
て（ｇ、ｈ、ｉ、ｊ、ｋ）、システム全体の効率向上を
達成している。以上説明したように、本実施例は、複数
の連続したアドレスに対して同時にアクセス可能なイン
タリーブ構成を採用したインタリーブメモリと、書き込
み回数カウンタ、メモリステータス信号発生回路を有す
るＤＭＡコントローラとを併用することで、メモリ→周
辺Ｉ１０転送動作時に１回のＤＭＡサイクルで複数のデ
ータ転送を可能とし、メモリからのデータ読み込み時の
（インタリーブメモリの出力データ幅−１）に相当する
ウェイトサイルルを省略する事で、ＤＭＡ転送時のデー
タ転送の高速化、ＤＭＡコントローラによるデータバス
、アドレスバス占有時間の短縮、およびシステム全体の
効率の向上という効果がある。o) In the DMA controller body 1, it is possible to transfer 32 bits of data from 4 addresses (g, h, i, j, k) with just one wait W, thereby achieving an improvement in the efficiency of the entire system. As explained above, this embodiment uses an interleave memory that employs an interleave configuration that allows simultaneous access to multiple consecutive addresses, and a DMA controller that has a write count counter and a memory status signal generation circuit. , it is possible to transfer multiple data in one DMA cycle during memory to peripheral I10 transfer operation, and omit the wait cycle corresponding to (output data width of interleaved memory - 1) when reading data from memory. This has the effect of increasing the speed of data transfer during DMA transfer, shortening the time occupied by the data bus and address bus by the DMA controller, and improving the efficiency of the entire system.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、メモリから工／Ｏへの
転送データが増加せず、データ読み出し時のウェイト回
数が一回で済み、データバス、アドレスバスの占有が短
期間で済み、システム全体の効率が向上するという効果
がある。As explained above, the present invention does not increase the amount of data transferred from the memory to the I/O, only requires one wait time when reading data, occupies the data bus and address bus for a short period of time, and provides system This has the effect of improving overall efficiency.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例のＤＭＡコントコーラのブロ
ック図、第２図は本発明のＤＭＡコントローラの外部接
続を含んだ一例を示すブロック図、第３図は第３図の動
作タイミング図、第４図は従来のＤＭＡコントローラの
ブロック図、第５図は従来のＤＭＡコントローラの動作
タイミング図である。 ｌ、１５・・・・・・ＤＭＡコントローラ本体、２゜１
６・・・・・・ＤＭＡコントローラの動作制御部、３゜
１７・・・・・・ＤＭＡコントローラのコントロールレ
ジスタ、４．１８・・・・・・ＤＭＡコントローラのス
テータスレジスタ、５・・・・・・書き込み回数カウン
タ、６・・・・・・書き込み回数カウンタクリア信号、
７・・・・・・データセレクト信号、８・・・・・・ス
テータス信号発生回路、９・・・・・・ステータス信号
、１０・・・・・・データセレクタ、１１・・・・・・
インタリーブメモリ、１２・・・・・・インタリーブメ
モリデータバス、１３・・・・・・ＣＰＵ。 １４・・・・・・周辺Ｉ１０．１９−Ｈｏ１ｄ　Ｒｅｑ
ｕｅｓｔ信号、２０−−）１ｏ１ｄ　Ａｃｋｎｏｗｌｅ
ｄｇｅ信号、２１　・−・−Ｄ　Ｍ　Ａ　Ｒｅ　ｑ　ｕ
　ｅ　ｓ　を信号、２２−ＤＭＡ　Ａｃｋｎｏｗ−１ｅ
ｄｇｅ信号、２３−　Ｉ　／　ＯＲｅａｄ信号、２４−
・・・−Ｉｌｏ　　Ｗｒｉｔｅ信号、２５−−−−−−
Ｍｅｍｏｒｙ　Ｒｅａｄ信号（ＤＭＡ−Ｃ）、２６−Ｍ
ｅｍｏｒｙ　Ｗｒｉｔｅ信号（ＤＭＡ−Ｃ）、２７−Ｍ
ｅｍｏｒｙ　Ｒｅａｄ信号（ＣＰＵ）、２８−−Ｍｅｍ
ｏｒｙ　Ｗｒｉｔｅ信号（ＣＰＵ）、２９・・・・・・
データバス（Ｄａｔａ　Ｂｕｓ）、３０・・・・・・ア
ドレスバス（Ａｄｄｒｅｓｓ　Ｂｕｓ）、ａ、ｎ−ＤＭ
Ａ　コントローラのアドレスバス、ｂ、１・・・・・・
ＤＭＡコントローラのＭｅｍｏｒｙ　Ｒｅａｄ信号、ｃ
、ｍ−−−ＤＭＡコントローラのＩｌｏ　　Ｗｒｉｔｅ
信号、ｄ・・・・・・ステータス信号、ｅ・・・・・・
データセレクト信号（１）、ｆ・・・・・・データセレ
クト信号（２）、ｇ・・・・・・ＤＭＡコントローラの
データバス、ｈ・・・・・・インタリーブメモリデータ
バス第０バイト比力、ｉ・・・・・・インタリーブメモ
リデータバス第１バイト出力、ｊ・・・・・・インタリ
ーブメモリデータバス第２バイト出力、ｋ・・・・・・
インタリーブメモリデータバス第３バイト出力、０・・
・・・・ＤＭＡコントローラのデータバス。Fig. 1 is a block diagram of a DMA controller according to an embodiment of the present invention, Fig. 2 is a block diagram showing an example of the DMA controller of the present invention including external connections, and Fig. 3 is an operation timing diagram of Fig. 3. , FIG. 4 is a block diagram of a conventional DMA controller, and FIG. 5 is an operation timing diagram of the conventional DMA controller. l, 15... DMA controller body, 2゜1
6...Operation control unit of DMA controller, 3゜17...Control register of DMA controller, 4.18...Status register of DMA controller, 5...・Writing number counter, 6...Writing number counter clear signal,
7...Data select signal, 8...Status signal generation circuit, 9...Status signal, 10...Data selector, 11...
Interleaved memory, 12... Interleaved memory data bus, 13... CPU. 14... Surroundings I10.19-Ho1d Req
uest signal, 20--) 1o1d Acknowledgment
dge signal, 21 ・−・−DM A Req u
Signal e s, 22-DMA Acknowledgment-1e
dge signal, 23- I/ORead signal, 24-
...-Ilo Write signal, 25-----
Memory Read signal (DMA-C), 26-M
Memory Write signal (DMA-C), 27-M
memory Read signal (CPU), 28--Mem
ory Write signal (CPU), 29...
Data bus, 30...Address bus, a, n-DM
A Controller address bus, b, 1...
Memory Read signal of DMA controller, c
, m---DMA controller Ilo Write
Signal, d...Status signal, e...
Data select signal (1), f... Data select signal (2), g... DMA controller data bus, h... Interleaved memory data bus 0th byte specific power , i... Interleaved memory data bus 1st byte output, j... Interleaved memory data bus 2nd byte output, k...
Interleaved memory data bus third byte output, 0...
...DMA controller data bus.

Claims (1)

【特許請求の範囲】[Claims] コントロールレジスタとステータスレジスタとＤＭＡ動
作制御部とを備えたＤＭＡコントローラにおいて、一回
のメモリからの転送データ読み出しサイクル内の周辺Ｉ
／Ｏへのデータ転送回数をカウントする書き込み回数カ
ウンタと、前記書き込み回数カウンタの値が出力される
データセレクト信号の端子と、前記データセレクト信号
が有効であるか無効であるかを示すステータス信号を発
生させるステータス信号発生回路とを備え、前記データ
セレクト信号と前記ステータス信号とを用いてメモリか
らＩ／Ｏへのデータ転送を行うようになしたことを特徴
とするＤＭＡコントローラ。In a DMA controller equipped with a control register, a status register, and a DMA operation control unit, peripheral I in one transfer data read cycle from memory
A write count counter that counts the number of data transfers to /O, a data select signal terminal to which the value of the write count counter is output, and a status signal that indicates whether the data select signal is valid or invalid. 1. A DMA controller, comprising: a status signal generation circuit for generating a status signal; and said data select signal and said status signal are used to transfer data from a memory to an I/O.