JPH03229324A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における汎用レジスタを複数組設
けた情報処理装置に関する。

〔従来の技術〕

従来の装置では、各命令の実行過程を複数のステージに
分け、異なる命令の異なるステージを並列に実行するこ
とにより、実質上複数の命令を並列に実行する。

しかし、ある命令Ｂの処理に必要なデータが、先行する
命令Ａが指定する演算結果を利用して求められる場合に
は、その演算結果が確定するまで命令Ｂの実行を遅延し
なければならない。たとえば命令Ａが実行されるとペー
スレジスタ又はインデックスレジスタが書きかえられ、
しかも命令Ｂはそのペースレジスタ又はインデックスレ
ジスタの内容と命令Ｂ内に含まれるアドレス情報を加算
して主メモリアクセスのための絶対アドレスを計算する
場合がこれに相当する。このように、先行する命令Ａの
演算結果を用いて命令Ｂの実行のためのアドレスを決め
なければならない状態をアドレスコンフリクトがあると
呼ぶ。この場合、命令Ｂのアドレス計算ステージは命令
Ａの演算が終了するまで遅延される。

従来では、この種の遅延を少なくするために。

すへての命令が必要とする演算を実行できる主演算器と
は別に一部の命令が要求する簡単な演算のみを実行でき
る従演算器（以下、先行演算器と呼ぶ）とを設けた。

また２条件付き分岐命令の条件コードを早期に得るため
の手段としても、この先行演算器の出力が用いられた。

この先行演算器の動作を高速にするため、回路構成上、
主演算器に付随する汎用レジスタＧＰＲの写しを内容と
する第２の汎用レジスタＩＧＰＲを先行演算器の近くに
設け、汎用レジスタＧＰＲは主演算器の近くに置くこと
で装置内の信号伝搬遅延時間を低減し、処理速度の高速
化を図っていた。なお、この種の装置は特開昭６０−３
７０３７号公報等にて開示されている。

〔発明が解決しようとする課題〕

上記従来技術においては、第２の汎用レジスタＩＧＰＨ
の出力は命令のオペランドアドレスの計算を行うアドレ
ス加算器と、先行演算器とにそれぞれ供給されていた。

ところが、アドレス加算器と先行演算器とでは必要とす
る汎用レジスタ番号。

対応するパイプラインステージ上の命令も異なり、同時
に２種類以−ヒのデータを読み出せる構成とする必要が
あった。このため第２の汎用レジスタＩＧＰＲに関して
は、読出しセレクタ部の回路構成が複雑となり回路規模
が増大した結果セレクタへの入力信号のファンアウトが
増大し、またＩＧＰＲとの間でアドレス加算器か先行演
算器のどちらか一方との物理的距離が遠くなり、信号伝
搬遅延時間が増大するという問題があった。

本発明の目的は、回路規模がコンパクトで、信号伝搬遅
延時間が小さく、その結果として処理速度の大きいパイ
プライン制御の情報処理装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、アドレス加算器
の近く、先行演算器の近くにそれぞれ専用の汎用レジス
タＩＱＰＲを設け、各々独立して読出しができるように
したものである。

〔作用〕

上記アドレス加算器専用に設けられた汎用レジスタＩＧ
ＰＲ（以下ＩＧＰＲＡと呼ぶ）は命令のオペランドアド
レス解読情報に基づきその内容が読み出される。一方先
行演算器専用に設けられた汎用レジスタＩＱＰＲ（以下
ＩＧＰＲＥと呼ぶ）は命令の実行解読情報に基づきその
内容が読み出される。これら２つの汎用レジスタの読出
しは独立して行われる。こうした構成とすることによっ
て、各々の回路部分の構成がコンパクトになり、信号伝
搬遅延時間の増大も抑えられる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例にかかるパイプライン処理方
式の情報処理装置のブロック図である。

第１図において、１は命令・データ等を格納するメモリ
、２１は命令読出し回路、２２は命令レジスタ、２３は
デコーダ、２４は命令キュー、２５Ａはアドレス計算用
の汎用レジスタＩＧＰＲＡ、２５Ｂは先行演算用の汎用
レジスタＩＧＰＲＥ、２６はアドレス加算器、２７はオ
ペランドキュー２８は先行演算器、２９は汎用レジスタ
ＩＧＰＲＡ・ＩＧＰＲＥの書込みセレクタ（以下、Ｉ　
Ｇ　Ｐ　Ｒ，Ａ　。

ＩＧＰＲＥを総称する際、単にＩＧＰＲと呼ぶ）、３０
は命令制御回路、４１は汎用レジスタＧＰＲ。

４２は主演算器である。

第２図は第１図の情報処理装置におけるパイプラインス
テージの構成例を示す。

第３図は、第１図の情報処理装置における命令フォーマ
ットの例を示す。

第３図（ａ）において８０１はＲＸ型命令フォーマット
を示す。ＲＸ型命令フォーマットの命令（以下ＲＸ命令
と呼ぶ）は、第１オペランドは汎用レジスタ、第２オペ
ランドはメモリの内容であり、命令の種類を示す○Ｐと
、第１オペランドとなる汎用レジスタ番号を示すＲ，と
、第２オペランドアドレスのインデクス部となる汎用レ
ジスタ番号を示すインデクスレジスタ番号又と、第２オ
ペランドアドレスのベース部となる汎用レジスタ番号を
示すペースレジスタ番号Ｂと、第２オペランドアドレス
の変位分を示すディスプレイスメントＤからなる。第２
オペランドアドレスはＸで示される番号の汎用レジスタ
の内容と、Ｂで示される番号の汎用レジスタの内容と、
ディスプレイスメントＤの値を加算して得られる。

第３図（ｂ）の８０２はＲＲ型命令フォーマットを示し
、ＲＲ型命令フォーマットの命令（以下ＲＲ命令と呼ぶ
）は第１オペランド５第２オペランドともに汎用レジス
タであり、命令の種類を示すＯＰと、第１オペランドと
なる汎用レジスタ番号を示すＲ工と、第２オペランドと
なる汎用レジスタ番号を示すＲ２とからなる。

本実施例においては、アドレス計算の対象となる命令は
ＲＸ命令、先行演算の対象となる命令はＲＲ全命令ある
。ＲＸ命令の例として、ＨＩＴＡＣＭシリーズコンピュ
ータ　（日立製作所要）のしくロード）命令、Ａ（アン
ド）命令が、ＲＲ全命令例として、ＬＲ（ロードレジス
タ）命令、　ＡＲ（アットレジスタ）命令がある。

第２図において、命令はＤ−Ａ−Ｌ−Ｅ−Ｐ各ステージ
から構成される。Ｄステージでは命令の読み出し・解読
・命令キューへの命令解読情報の格納とオペランドアド
レスの計算が行われ、Ａステージでは前記Ｄステージで
計算されたオペランドアドレスに基づくメモリからのオ
ペランド読出しとオペランドキューへの格納が行われ、
Ｌステージでは前記命令キューからの命令解読情報の取
り出しと汎用レジスタからのレジスタオペランドの取り
出しと主演算器・先行演算器へのセット。

オペランドキューからのメモリオペランド取り出しと主
演算器へのセットが行われ、Ｅステージでは主演算器と
可能な場合には先行演算器においても上記セットされた
情報に基づく演算が行われ、Ｐステージでは演算結果の
汎用レジスタへの書込みが行われる。

各ステージは定時Ｔ。毎に処理され、別々の命令の各ス
テージは、順次独立に並行して行われる。

すなわち、ｃｏサイクルにおいては命令１のＤステージ
の処理が行われ、Ｃ１サイクルにおいては命令１のＡス
テージの処理と命令２のＤステージの処理が同時に行わ
れ、Ｃ２サイクルにおいては命令１のＬステージの処理
と命令２のＡステージの処理と命令３のＤステージの処
理が同時に行われ、Ｃ３サイクルにおいては命令１のＥ
ステージの処理と命令２のＬステージの処理と命令３の
Ａステージの処理が同時に行われ、Ｃ４サイクルにおい
ては命令１のＰステージの処理と命令２のＥステージの
処理と命令３のＬステージの処理とが同時に行われる。

第１図において、命令制御回路３０は、線９１２゜９１
３．９０３，９０６より与えられる命令制御情報に基づ
き、線９１５，９１６，９１７を介し装置内各部へ動作
指示を与える。

Ｄステージの処理においては、命令制御回路３０から線
９１６を介し与えられた指示に基づき命令読出し回路２
１によってメモリ１から線９０１を介し命令が読出され
、線９０２を介し命令レジスタ２２に格納され、線９０
３を介しデコーダ２３にて解読が行われ、線９０６を介
し該命令解読結果の命令キュー２４への格納が行われる
。また前記命令レジスタ２２の命令コード部分ＯＰがＲ
Ｘ命令であることを示すとき、インデクスレジスタ指示
部Ｘ、ペースレジスタ指示部Ｂの部分がアドレス計算用
汎用レジスタ番号として線９０３を介しアドレス計算用
汎用レジスタＩＧＰＲＡ２５Ａに入力される。該汎用レ
ジスタＩＧＰＲＡでは前述Ｘ。

Ｂで示される番号のレジスタ内容を各々取出し。

線９０４を介しアドレス計算用汎用レジスタデータとし
てアドレス加算器２６へ入力され、これと同時に前記命
令レジスタ２２のディスプレイスメント部りの内容が線
９０３を介し、該アドレス加算器へ入力され、該アドレ
ス加算器において前記レジスタ内容とディスプレイスメ
ント部りの加算が行われ、線９０５を介しメモリオペラ
ンドアドレスとしてメモリ１へ入力される。

Ａステージの処理においては、前記メモリオペランドア
ドレスのメモリ内容が該メモリより読出され、メモリオ
ペランドデータとして線９０１を介しオペランドキュー
２７へ格納される。

Ｌステージの処理においては、命令制御回路３０から線
９１５を介し与えられる指示に基づいて命令キュー２４
から先に格納されている命令解読情報が取り出され、Ｉ
！９０７を介し主演算器４２および先行演算器２８へセ
ットされる。また該命令解読情報の一部であるところの
オペランドレジスタ番号Ｒ４と、命令がＲＲ全命令ある
ときにはＲ２とが同じ＜、１９０７を介し、汎用レジス
タＧＰＲ４１と先行演算用汎用レジスタＩＧＰＲＥ２５
Ｂに入力され、それぞれの番号が示すレジスタ内容が各
々読出され、汎用レジスタＧＰＲからは線９０８を介し
主演算器４２へ、先行演算用汎用レジスタＩＧＰＲＥか
らは線９０９を介し先行演算器２８へ各々セットされる
。そして前記命令制御回路から線９１７を介し与えられ
る指示に基づいてオペランドキュー２７から先に格納さ
れているメモリオペランドデータが取り出され、線９１
８を介し主演算器４２ヘセツトされる。

Ｅステージの処理においては、前記Ｌステージでセット
された各情報に基づき、主演算器４２において所定の演
算が行われる。演算の内容が先行演算可能であるならば
、先行演算器２８においても同様の演算が行われる。な
お、本実施例においては先行演算可能な命令は、前述の
通りＲＲ全命令限定している。上記各演算の結果は、線
９１２および線９１３を介し命令制御回路３０へ入力さ
れ、以降の命令制御情報として利用される。

Ｐステージの処理においては、上記Ｅステージにおける
主演算器１の演算結果が線９１０を介し汎用レジスタＧ
ＰＲ４１に入力され、命令の第１オペランド部すなわち
Ｒ工で示される番号のレジスタへ書込まれる。さらに命
令が先行演算可能であったときには線９１１を介して入
力される先行演算器２８での演算結果が、命令が先行演
算不可能であったときには線９１０を介して入力される
主演算器４２での演算結果がＩＧＰＲ書込みセレクタ２
９において選択され、線９１４を介しアドレス計算用汎
用レジスタＩＧＰＲＡ２５Ａと先行演算用汎用レジスタ
ＩＧＰＲＥ２５Ｂに入力され、各々前記Ｒ１で示される
番号のレジスタへ書込まれる。なお、命令が先行演算不
可能であったときの前記主演算器での演算結果のＩＧＰ
Ｒへの書込みに際しては、主演算器の回路規模が比較的
大規模であるために回路構成上、装置内の他の部分と離
れた位置に書かれるため、ｌサイクル余計に時間がかか
る。

なお、以上において説明していない装置部分およびその
動作の詳細については従来技術と何ら変わるところがな
く、説明を省略する。

また１本実施例の説明においては命令フォーマットをＲ
Ｘ型とＲＲ型とに限定したが、対象とする命令形式の拡
張は容易に可能である。

本実施例によれば、従来１組であった汎用レジスタＩＧ
ＰＲをアドレス計算用汎用レジスタエＧＰＲＡと先行演
算用汎用レジスタＩＧＰＲＥとに分離したことにより、
機能、タイミングとも独立であるアドレス計算系と先行
演算系の回路を、物理的な回路構成上も独立した位置に
置くことができる。このため各々の回路部分がコンパク
トに構成可能となり、さらにこれに伴い各々の回路部分
における信号伝搬遅延時間の増加を抑えることができる
。また、早期に行う必要のある命令デコードに際し、上
記によって命令レジスタのファンアウト増加を抑えると
ともに、メモリの出力のファンアウト増加を抑えること
ができ、ここでも信号伝搬遅延時間の増加を抑えること
ができる。

以上により、装置全体としての信号伝搬遅延時間の増加
を抑えることができ、装置の処理速度を高速にすること
ができる。

〔発明の効果〕

本発明により、装置を構成する際の各回路部分をコンパ
クトに構成することが可能になる。また、各回路部分内
での信号伝搬遅延時間を低減することができる。以上の
効果により装置全体の処理速度を高速化することが可能
となる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるパイプライン処理
方式を用いた情報処理装置のブロック図、第２図は、第
１図の情報処理装置におけるパイプラインステージの構
成例を示すタイミング図、第３図は、第１図の情報処理
装置における命令フォーマットの例を示す図である。 ２５Ａ・・・アドレス計算用汎用レジスタＩＧＰＲＡ、
２５Ｂ・・・先行演算用汎用レジスタＩＧＰＲＥ、２６
・・・アドレス加算器、２８・・・先行演算器、２９・
汎用レジスタＩＧＰＲ書込みセレクタ。 拓 口 囁 （１１）

Claims (1)

1. 【特許請求の範囲】 １、命令をいくつかのステージに分けて複数の命令を同
   時に処理するパイプライン処理方式の情報処理装置であ
   つて、命令実行用の汎用レジスタＧＰＲと該汎用レジス
   タとは別個の複数組の汎用レジスタＩＧＰＲを有するこ
   とを特徴とする情報処理装置。 ２、実行可能な命令の一部または全部の命令実行を行う
   先行演算器とパイプラインの制御を行うユニット内に設
   けたアドレス演算器とを有する情報処理装置において、
   前記アドレス演算器へ専用にデータを供給する第一の汎
   用レジスタＩＧＰＲと、前記先行演算器へ専用にデータ
   を供給する第２の汎用レジスタＩＧＰＲとを設けてなる
   ことを特徴とする請求項１記載の情報処理装置。