JPH03229324A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03229324A JPH03229324A JP2454790A JP2454790A JPH03229324A JP H03229324 A JPH03229324 A JP H03229324A JP 2454790 A JP2454790 A JP 2454790A JP 2454790 A JP2454790 A JP 2454790A JP H03229324 A JPH03229324 A JP H03229324A
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- 230000010365 information processing Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 3
- 238000003672 processing method Methods 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 101000577224 Homo sapiens Neuropeptide S receptor Proteins 0.000 description 1
- 102100025258 Neuropeptide S receptor Human genes 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置における汎用レジスタを複数組設
けた情報処理装置に関する。
けた情報処理装置に関する。
従来の装置では、各命令の実行過程を複数のステージに
分け、異なる命令の異なるステージを並列に実行するこ
とにより、実質上複数の命令を並列に実行する。
分け、異なる命令の異なるステージを並列に実行するこ
とにより、実質上複数の命令を並列に実行する。
しかし、ある命令Bの処理に必要なデータが、先行する
命令Aが指定する演算結果を利用して求められる場合に
は、その演算結果が確定するまで命令Bの実行を遅延し
なければならない。たとえば命令Aが実行されるとペー
スレジスタ又はインデックスレジスタが書きかえられ、
しかも命令Bはそのペースレジスタ又はインデックスレ
ジスタの内容と命令B内に含まれるアドレス情報を加算
して主メモリアクセスのための絶対アドレスを計算する
場合がこれに相当する。このように、先行する命令Aの
演算結果を用いて命令Bの実行のためのアドレスを決め
なければならない状態をアドレスコンフリクトがあると
呼ぶ。この場合、命令Bのアドレス計算ステージは命令
Aの演算が終了するまで遅延される。
命令Aが指定する演算結果を利用して求められる場合に
は、その演算結果が確定するまで命令Bの実行を遅延し
なければならない。たとえば命令Aが実行されるとペー
スレジスタ又はインデックスレジスタが書きかえられ、
しかも命令Bはそのペースレジスタ又はインデックスレ
ジスタの内容と命令B内に含まれるアドレス情報を加算
して主メモリアクセスのための絶対アドレスを計算する
場合がこれに相当する。このように、先行する命令Aの
演算結果を用いて命令Bの実行のためのアドレスを決め
なければならない状態をアドレスコンフリクトがあると
呼ぶ。この場合、命令Bのアドレス計算ステージは命令
Aの演算が終了するまで遅延される。
従来では、この種の遅延を少なくするために。
すへての命令が必要とする演算を実行できる主演算器と
は別に一部の命令が要求する簡単な演算のみを実行でき
る従演算器(以下、先行演算器と呼ぶ)とを設けた。
は別に一部の命令が要求する簡単な演算のみを実行でき
る従演算器(以下、先行演算器と呼ぶ)とを設けた。
また2条件付き分岐命令の条件コードを早期に得るため
の手段としても、この先行演算器の出力が用いられた。
の手段としても、この先行演算器の出力が用いられた。
この先行演算器の動作を高速にするため、回路構成上、
主演算器に付随する汎用レジスタGPRの写しを内容と
する第2の汎用レジスタIGPRを先行演算器の近くに
設け、汎用レジスタGPRは主演算器の近くに置くこと
で装置内の信号伝搬遅延時間を低減し、処理速度の高速
化を図っていた。なお、この種の装置は特開昭60−3
7037号公報等にて開示されている。
主演算器に付随する汎用レジスタGPRの写しを内容と
する第2の汎用レジスタIGPRを先行演算器の近くに
設け、汎用レジスタGPRは主演算器の近くに置くこと
で装置内の信号伝搬遅延時間を低減し、処理速度の高速
化を図っていた。なお、この種の装置は特開昭60−3
7037号公報等にて開示されている。
上記従来技術においては、第2の汎用レジスタIGPH
の出力は命令のオペランドアドレスの計算を行うアドレ
ス加算器と、先行演算器とにそれぞれ供給されていた。
の出力は命令のオペランドアドレスの計算を行うアドレ
ス加算器と、先行演算器とにそれぞれ供給されていた。
ところが、アドレス加算器と先行演算器とでは必要とす
る汎用レジスタ番号。
る汎用レジスタ番号。
対応するパイプラインステージ上の命令も異なり、同時
に2種類以−ヒのデータを読み出せる構成とする必要が
あった。このため第2の汎用レジスタIGPRに関して
は、読出しセレクタ部の回路構成が複雑となり回路規模
が増大した結果セレクタへの入力信号のファンアウトが
増大し、またIGPRとの間でアドレス加算器か先行演
算器のどちらか一方との物理的距離が遠くなり、信号伝
搬遅延時間が増大するという問題があった。
に2種類以−ヒのデータを読み出せる構成とする必要が
あった。このため第2の汎用レジスタIGPRに関して
は、読出しセレクタ部の回路構成が複雑となり回路規模
が増大した結果セレクタへの入力信号のファンアウトが
増大し、またIGPRとの間でアドレス加算器か先行演
算器のどちらか一方との物理的距離が遠くなり、信号伝
搬遅延時間が増大するという問題があった。
本発明の目的は、回路規模がコンパクトで、信号伝搬遅
延時間が小さく、その結果として処理速度の大きいパイ
プライン制御の情報処理装置を提供することにある。
延時間が小さく、その結果として処理速度の大きいパイ
プライン制御の情報処理装置を提供することにある。
上記目的を達成するために、本発明は、アドレス加算器
の近く、先行演算器の近くにそれぞれ専用の汎用レジス
タIQPRを設け、各々独立して読出しができるように
したものである。
の近く、先行演算器の近くにそれぞれ専用の汎用レジス
タIQPRを設け、各々独立して読出しができるように
したものである。
上記アドレス加算器専用に設けられた汎用レジスタIG
PR(以下IGPRAと呼ぶ)は命令のオペランドアド
レス解読情報に基づきその内容が読み出される。一方先
行演算器専用に設けられた汎用レジスタIQPR(以下
IGPREと呼ぶ)は命令の実行解読情報に基づきその
内容が読み出される。これら2つの汎用レジスタの読出
しは独立して行われる。こうした構成とすることによっ
て、各々の回路部分の構成がコンパクトになり、信号伝
搬遅延時間の増大も抑えられる。
PR(以下IGPRAと呼ぶ)は命令のオペランドアド
レス解読情報に基づきその内容が読み出される。一方先
行演算器専用に設けられた汎用レジスタIQPR(以下
IGPREと呼ぶ)は命令の実行解読情報に基づきその
内容が読み出される。これら2つの汎用レジスタの読出
しは独立して行われる。こうした構成とすることによっ
て、各々の回路部分の構成がコンパクトになり、信号伝
搬遅延時間の増大も抑えられる。
以下、本発明の一実施例について図面により説明する。
第1図は本発明の一実施例にかかるパイプライン処理方
式の情報処理装置のブロック図である。
式の情報処理装置のブロック図である。
第1図において、1は命令・データ等を格納するメモリ
、21は命令読出し回路、22は命令レジスタ、23は
デコーダ、24は命令キュー、25Aはアドレス計算用
の汎用レジスタIGPRA、25Bは先行演算用の汎用
レジスタIGPRE、26はアドレス加算器、27はオ
ペランドキュー28は先行演算器、29は汎用レジスタ
IGPRA・IGPREの書込みセレクタ(以下、I
G P R,A 。
、21は命令読出し回路、22は命令レジスタ、23は
デコーダ、24は命令キュー、25Aはアドレス計算用
の汎用レジスタIGPRA、25Bは先行演算用の汎用
レジスタIGPRE、26はアドレス加算器、27はオ
ペランドキュー28は先行演算器、29は汎用レジスタ
IGPRA・IGPREの書込みセレクタ(以下、I
G P R,A 。
IGPREを総称する際、単にIGPRと呼ぶ)、30
は命令制御回路、41は汎用レジスタGPR。
は命令制御回路、41は汎用レジスタGPR。
42は主演算器である。
第2図は第1図の情報処理装置におけるパイプラインス
テージの構成例を示す。
テージの構成例を示す。
第3図は、第1図の情報処理装置における命令フォーマ
ットの例を示す。
ットの例を示す。
第3図(a)において801はRX型命令フォーマット
を示す。RX型命令フォーマットの命令(以下RX命令
と呼ぶ)は、第1オペランドは汎用レジスタ、第2オペ
ランドはメモリの内容であり、命令の種類を示す○Pと
、第1オペランドとなる汎用レジスタ番号を示すR,と
、第2オペランドアドレスのインデクス部となる汎用レ
ジスタ番号を示すインデクスレジスタ番号又と、第2オ
ペランドアドレスのベース部となる汎用レジスタ番号を
示すペースレジスタ番号Bと、第2オペランドアドレス
の変位分を示すディスプレイスメントDからなる。第2
オペランドアドレスはXで示される番号の汎用レジスタ
の内容と、Bで示される番号の汎用レジスタの内容と、
ディスプレイスメントDの値を加算して得られる。
を示す。RX型命令フォーマットの命令(以下RX命令
と呼ぶ)は、第1オペランドは汎用レジスタ、第2オペ
ランドはメモリの内容であり、命令の種類を示す○Pと
、第1オペランドとなる汎用レジスタ番号を示すR,と
、第2オペランドアドレスのインデクス部となる汎用レ
ジスタ番号を示すインデクスレジスタ番号又と、第2オ
ペランドアドレスのベース部となる汎用レジスタ番号を
示すペースレジスタ番号Bと、第2オペランドアドレス
の変位分を示すディスプレイスメントDからなる。第2
オペランドアドレスはXで示される番号の汎用レジスタ
の内容と、Bで示される番号の汎用レジスタの内容と、
ディスプレイスメントDの値を加算して得られる。
第3図(b)の802はRR型命令フォーマットを示し
、RR型命令フォーマットの命令(以下RR命令と呼ぶ
)は第1オペランド5第2オペランドともに汎用レジス
タであり、命令の種類を示すOPと、第1オペランドと
なる汎用レジスタ番号を示すR工と、第2オペランドと
なる汎用レジスタ番号を示すR2とからなる。
、RR型命令フォーマットの命令(以下RR命令と呼ぶ
)は第1オペランド5第2オペランドともに汎用レジス
タであり、命令の種類を示すOPと、第1オペランドと
なる汎用レジスタ番号を示すR工と、第2オペランドと
なる汎用レジスタ番号を示すR2とからなる。
本実施例においては、アドレス計算の対象となる命令は
RX命令、先行演算の対象となる命令はRR全命令ある
。RX命令の例として、HITACMシリーズコンピュ
ータ (日立製作所要)のしくロード)命令、A(アン
ド)命令が、RR全命令例として、LR(ロードレジス
タ)命令、 AR(アットレジスタ)命令がある。
RX命令、先行演算の対象となる命令はRR全命令ある
。RX命令の例として、HITACMシリーズコンピュ
ータ (日立製作所要)のしくロード)命令、A(アン
ド)命令が、RR全命令例として、LR(ロードレジス
タ)命令、 AR(アットレジスタ)命令がある。
第2図において、命令はD−A−L−E−P各ステージ
から構成される。Dステージでは命令の読み出し・解読
・命令キューへの命令解読情報の格納とオペランドアド
レスの計算が行われ、Aステージでは前記Dステージで
計算されたオペランドアドレスに基づくメモリからのオ
ペランド読出しとオペランドキューへの格納が行われ、
Lステージでは前記命令キューからの命令解読情報の取
り出しと汎用レジスタからのレジスタオペランドの取り
出しと主演算器・先行演算器へのセット。
から構成される。Dステージでは命令の読み出し・解読
・命令キューへの命令解読情報の格納とオペランドアド
レスの計算が行われ、Aステージでは前記Dステージで
計算されたオペランドアドレスに基づくメモリからのオ
ペランド読出しとオペランドキューへの格納が行われ、
Lステージでは前記命令キューからの命令解読情報の取
り出しと汎用レジスタからのレジスタオペランドの取り
出しと主演算器・先行演算器へのセット。
オペランドキューからのメモリオペランド取り出しと主
演算器へのセットが行われ、Eステージでは主演算器と
可能な場合には先行演算器においても上記セットされた
情報に基づく演算が行われ、Pステージでは演算結果の
汎用レジスタへの書込みが行われる。
演算器へのセットが行われ、Eステージでは主演算器と
可能な場合には先行演算器においても上記セットされた
情報に基づく演算が行われ、Pステージでは演算結果の
汎用レジスタへの書込みが行われる。
各ステージは定時T。毎に処理され、別々の命令の各ス
テージは、順次独立に並行して行われる。
テージは、順次独立に並行して行われる。
すなわち、coサイクルにおいては命令1のDステージ
の処理が行われ、C1サイクルにおいては命令1のAス
テージの処理と命令2のDステージの処理が同時に行わ
れ、C2サイクルにおいては命令1のLステージの処理
と命令2のAステージの処理と命令3のDステージの処
理が同時に行われ、C3サイクルにおいては命令1のE
ステージの処理と命令2のLステージの処理と命令3の
Aステージの処理が同時に行われ、C4サイクルにおい
ては命令1のPステージの処理と命令2のEステージの
処理と命令3のLステージの処理とが同時に行われる。
の処理が行われ、C1サイクルにおいては命令1のAス
テージの処理と命令2のDステージの処理が同時に行わ
れ、C2サイクルにおいては命令1のLステージの処理
と命令2のAステージの処理と命令3のDステージの処
理が同時に行われ、C3サイクルにおいては命令1のE
ステージの処理と命令2のLステージの処理と命令3の
Aステージの処理が同時に行われ、C4サイクルにおい
ては命令1のPステージの処理と命令2のEステージの
処理と命令3のLステージの処理とが同時に行われる。
第1図において、命令制御回路30は、線912゜91
3.903,906より与えられる命令制御情報に基づ
き、線915,916,917を介し装置内各部へ動作
指示を与える。
3.903,906より与えられる命令制御情報に基づ
き、線915,916,917を介し装置内各部へ動作
指示を与える。
Dステージの処理においては、命令制御回路30から線
916を介し与えられた指示に基づき命令読出し回路2
1によってメモリ1から線901を介し命令が読出され
、線902を介し命令レジスタ22に格納され、線90
3を介しデコーダ23にて解読が行われ、線906を介
し該命令解読結果の命令キュー24への格納が行われる
。また前記命令レジスタ22の命令コード部分OPがR
X命令であることを示すとき、インデクスレジスタ指示
部X、ペースレジスタ指示部Bの部分がアドレス計算用
汎用レジスタ番号として線903を介しアドレス計算用
汎用レジスタIGPRA25Aに入力される。該汎用レ
ジスタIGPRAでは前述X。
916を介し与えられた指示に基づき命令読出し回路2
1によってメモリ1から線901を介し命令が読出され
、線902を介し命令レジスタ22に格納され、線90
3を介しデコーダ23にて解読が行われ、線906を介
し該命令解読結果の命令キュー24への格納が行われる
。また前記命令レジスタ22の命令コード部分OPがR
X命令であることを示すとき、インデクスレジスタ指示
部X、ペースレジスタ指示部Bの部分がアドレス計算用
汎用レジスタ番号として線903を介しアドレス計算用
汎用レジスタIGPRA25Aに入力される。該汎用レ
ジスタIGPRAでは前述X。
Bで示される番号のレジスタ内容を各々取出し。
線904を介しアドレス計算用汎用レジスタデータとし
てアドレス加算器26へ入力され、これと同時に前記命
令レジスタ22のディスプレイスメント部りの内容が線
903を介し、該アドレス加算器へ入力され、該アドレ
ス加算器において前記レジスタ内容とディスプレイスメ
ント部りの加算が行われ、線905を介しメモリオペラ
ンドアドレスとしてメモリ1へ入力される。
てアドレス加算器26へ入力され、これと同時に前記命
令レジスタ22のディスプレイスメント部りの内容が線
903を介し、該アドレス加算器へ入力され、該アドレ
ス加算器において前記レジスタ内容とディスプレイスメ
ント部りの加算が行われ、線905を介しメモリオペラ
ンドアドレスとしてメモリ1へ入力される。
Aステージの処理においては、前記メモリオペランドア
ドレスのメモリ内容が該メモリより読出され、メモリオ
ペランドデータとして線901を介しオペランドキュー
27へ格納される。
ドレスのメモリ内容が該メモリより読出され、メモリオ
ペランドデータとして線901を介しオペランドキュー
27へ格納される。
Lステージの処理においては、命令制御回路30から線
915を介し与えられる指示に基づいて命令キュー24
から先に格納されている命令解読情報が取り出され、I
!907を介し主演算器42および先行演算器28へセ
ットされる。また該命令解読情報の一部であるところの
オペランドレジスタ番号R4と、命令がRR全命令ある
ときにはR2とが同じ<、1907を介し、汎用レジス
タGPR41と先行演算用汎用レジスタIGPRE25
Bに入力され、それぞれの番号が示すレジスタ内容が各
々読出され、汎用レジスタGPRからは線908を介し
主演算器42へ、先行演算用汎用レジスタIGPREか
らは線909を介し先行演算器28へ各々セットされる
。そして前記命令制御回路から線917を介し与えられ
る指示に基づいてオペランドキュー27から先に格納さ
れているメモリオペランドデータが取り出され、線91
8を介し主演算器42ヘセツトされる。
915を介し与えられる指示に基づいて命令キュー24
から先に格納されている命令解読情報が取り出され、I
!907を介し主演算器42および先行演算器28へセ
ットされる。また該命令解読情報の一部であるところの
オペランドレジスタ番号R4と、命令がRR全命令ある
ときにはR2とが同じ<、1907を介し、汎用レジス
タGPR41と先行演算用汎用レジスタIGPRE25
Bに入力され、それぞれの番号が示すレジスタ内容が各
々読出され、汎用レジスタGPRからは線908を介し
主演算器42へ、先行演算用汎用レジスタIGPREか
らは線909を介し先行演算器28へ各々セットされる
。そして前記命令制御回路から線917を介し与えられ
る指示に基づいてオペランドキュー27から先に格納さ
れているメモリオペランドデータが取り出され、線91
8を介し主演算器42ヘセツトされる。
Eステージの処理においては、前記Lステージでセット
された各情報に基づき、主演算器42において所定の演
算が行われる。演算の内容が先行演算可能であるならば
、先行演算器28においても同様の演算が行われる。な
お、本実施例においては先行演算可能な命令は、前述の
通りRR全命令限定している。上記各演算の結果は、線
912および線913を介し命令制御回路30へ入力さ
れ、以降の命令制御情報として利用される。
された各情報に基づき、主演算器42において所定の演
算が行われる。演算の内容が先行演算可能であるならば
、先行演算器28においても同様の演算が行われる。な
お、本実施例においては先行演算可能な命令は、前述の
通りRR全命令限定している。上記各演算の結果は、線
912および線913を介し命令制御回路30へ入力さ
れ、以降の命令制御情報として利用される。
Pステージの処理においては、上記Eステージにおける
主演算器1の演算結果が線910を介し汎用レジスタG
PR41に入力され、命令の第1オペランド部すなわち
R工で示される番号のレジスタへ書込まれる。さらに命
令が先行演算可能であったときには線911を介して入
力される先行演算器28での演算結果が、命令が先行演
算不可能であったときには線910を介して入力される
主演算器42での演算結果がIGPR書込みセレクタ2
9において選択され、線914を介しアドレス計算用汎
用レジスタIGPRA25Aと先行演算用汎用レジスタ
IGPRE25Bに入力され、各々前記R1で示される
番号のレジスタへ書込まれる。なお、命令が先行演算不
可能であったときの前記主演算器での演算結果のIGP
Rへの書込みに際しては、主演算器の回路規模が比較的
大規模であるために回路構成上、装置内の他の部分と離
れた位置に書かれるため、lサイクル余計に時間がかか
る。
主演算器1の演算結果が線910を介し汎用レジスタG
PR41に入力され、命令の第1オペランド部すなわち
R工で示される番号のレジスタへ書込まれる。さらに命
令が先行演算可能であったときには線911を介して入
力される先行演算器28での演算結果が、命令が先行演
算不可能であったときには線910を介して入力される
主演算器42での演算結果がIGPR書込みセレクタ2
9において選択され、線914を介しアドレス計算用汎
用レジスタIGPRA25Aと先行演算用汎用レジスタ
IGPRE25Bに入力され、各々前記R1で示される
番号のレジスタへ書込まれる。なお、命令が先行演算不
可能であったときの前記主演算器での演算結果のIGP
Rへの書込みに際しては、主演算器の回路規模が比較的
大規模であるために回路構成上、装置内の他の部分と離
れた位置に書かれるため、lサイクル余計に時間がかか
る。
なお、以上において説明していない装置部分およびその
動作の詳細については従来技術と何ら変わるところがな
く、説明を省略する。
動作の詳細については従来技術と何ら変わるところがな
く、説明を省略する。
また1本実施例の説明においては命令フォーマットをR
X型とRR型とに限定したが、対象とする命令形式の拡
張は容易に可能である。
X型とRR型とに限定したが、対象とする命令形式の拡
張は容易に可能である。
本実施例によれば、従来1組であった汎用レジスタIG
PRをアドレス計算用汎用レジスタエGPRAと先行演
算用汎用レジスタIGPREとに分離したことにより、
機能、タイミングとも独立であるアドレス計算系と先行
演算系の回路を、物理的な回路構成上も独立した位置に
置くことができる。このため各々の回路部分がコンパク
トに構成可能となり、さらにこれに伴い各々の回路部分
における信号伝搬遅延時間の増加を抑えることができる
。また、早期に行う必要のある命令デコードに際し、上
記によって命令レジスタのファンアウト増加を抑えると
ともに、メモリの出力のファンアウト増加を抑えること
ができ、ここでも信号伝搬遅延時間の増加を抑えること
ができる。
PRをアドレス計算用汎用レジスタエGPRAと先行演
算用汎用レジスタIGPREとに分離したことにより、
機能、タイミングとも独立であるアドレス計算系と先行
演算系の回路を、物理的な回路構成上も独立した位置に
置くことができる。このため各々の回路部分がコンパク
トに構成可能となり、さらにこれに伴い各々の回路部分
における信号伝搬遅延時間の増加を抑えることができる
。また、早期に行う必要のある命令デコードに際し、上
記によって命令レジスタのファンアウト増加を抑えると
ともに、メモリの出力のファンアウト増加を抑えること
ができ、ここでも信号伝搬遅延時間の増加を抑えること
ができる。
以上により、装置全体としての信号伝搬遅延時間の増加
を抑えることができ、装置の処理速度を高速にすること
ができる。
を抑えることができ、装置の処理速度を高速にすること
ができる。
本発明により、装置を構成する際の各回路部分をコンパ
クトに構成することが可能になる。また、各回路部分内
での信号伝搬遅延時間を低減することができる。以上の
効果により装置全体の処理速度を高速化することが可能
となる。
クトに構成することが可能になる。また、各回路部分内
での信号伝搬遅延時間を低減することができる。以上の
効果により装置全体の処理速度を高速化することが可能
となる。
第1図は、本発明の一実施例にかかるパイプライン処理
方式を用いた情報処理装置のブロック図、第2図は、第
1図の情報処理装置におけるパイプラインステージの構
成例を示すタイミング図、第3図は、第1図の情報処理
装置における命令フォーマットの例を示す図である。 25A・・・アドレス計算用汎用レジスタIGPRA、
25B・・・先行演算用汎用レジスタIGPRE、26
・・・アドレス加算器、28・・・先行演算器、29・
汎用レジスタIGPR書込みセレクタ。 拓 口 囁 (11)
方式を用いた情報処理装置のブロック図、第2図は、第
1図の情報処理装置におけるパイプラインステージの構
成例を示すタイミング図、第3図は、第1図の情報処理
装置における命令フォーマットの例を示す図である。 25A・・・アドレス計算用汎用レジスタIGPRA、
25B・・・先行演算用汎用レジスタIGPRE、26
・・・アドレス加算器、28・・・先行演算器、29・
汎用レジスタIGPR書込みセレクタ。 拓 口 囁 (11)
Claims (1)
- 【特許請求の範囲】 1、命令をいくつかのステージに分けて複数の命令を同
時に処理するパイプライン処理方式の情報処理装置であ
つて、命令実行用の汎用レジスタGPRと該汎用レジス
タとは別個の複数組の汎用レジスタIGPRを有するこ
とを特徴とする情報処理装置。 2、実行可能な命令の一部または全部の命令実行を行う
先行演算器とパイプラインの制御を行うユニット内に設
けたアドレス演算器とを有する情報処理装置において、
前記アドレス演算器へ専用にデータを供給する第一の汎
用レジスタIGPRと、前記先行演算器へ専用にデータ
を供給する第2の汎用レジスタIGPRとを設けてなる
ことを特徴とする請求項1記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2454790A JPH03229324A (ja) | 1990-02-05 | 1990-02-05 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2454790A JPH03229324A (ja) | 1990-02-05 | 1990-02-05 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03229324A true JPH03229324A (ja) | 1991-10-11 |
Family
ID=12141182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2454790A Pending JPH03229324A (ja) | 1990-02-05 | 1990-02-05 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03229324A (ja) |
-
1990
- 1990-02-05 JP JP2454790A patent/JPH03229324A/ja active Pending
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