JPH03220644A - コンピユータ装置 - Google Patents

コンピユータ装置

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JPH03220644A
JPH03220644A JP2337008A JP33700890A JPH03220644A JP H03220644 A JPH03220644 A JP H03220644A JP 2337008 A JP2337008 A JP 2337008A JP 33700890 A JP33700890 A JP 33700890A JP H03220644 A JPH03220644 A JP H03220644A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコンピュータメモリ装置に関するもであり、更
に詳しくいえば、共通バス相互接続を介して接続される
多重処理コンピュータ装置におけるキャッシュに含まれ
ているデータの整合性を維持する仮想メモリ装置におけ
る装置に関するもである。
［従来の技術］ コンピュータ装置におけるメモリを最も有利に使用する
ため、および明らかに非常に大容量のランダムアクセス
メモリ（ＲＡＭ）をプログラマが使用できるようにする
ために、仮想メモリを使用することが一般的になってき
た。仮想メモリ装置は、ランダムアクセスメモリ中に存
在する実際のメモリよりもアドレス可能なメモリを提供
する。
仮想メモリ装置は非常に多数の仮想アドレスを提供する
。仮想アドレスは、ランダムアクセスメモリに現れるよ
うであるが、実際には長期メモリを含むシステム中のメ
モリの任意の部分とすることができる。
これは、ランダムアクセスメモリを同じサイズのいくつ
かの固定ブロックに分割することにより、要求時ページ
ングされる仮想メモリ装置において行われる。ジｅブが
メモリに置かれると、それのアドレス空間がブロックと
同じサイズのページに分割され、それらのページは物理
的ブロックに格納される。それから、ブロックは物理的
に隣接することがあり、あるいは隣接しないことがある
が、アドレスはメモリ管理装置より論理的に隣接するも
のとして維持される。
これは物理的メモリの各ブロックに仮想アドレスを割当
てることにより行われる。メモリ管理装置は、通常は一
連のルックアップテーブルを介して、物理的アドレスと
仮想アドレスの関係を保つ。
プログラムの動作のために情報が要求される時に、それ
の仮想アドレスがメモリ管理装置によって物理的メモリ
位置へ変換される。プロセスの動作にとって現在必要な
情報（既にそこにないとしても）がランダムアクセスメ
モリ（ＲＡＭ）ヘコピーされる。プロセスにより求めら
れる付加情報が必要な時にＲＡＭへ呼出される。
コンピュータ装置の動作速度を向上させるために、コン
ピュータ装置はキャッシュを長い開用いてきた。キャッ
シング装置においては、主メモリから情報から呼出され
て使用されると、その情報はそれのアドレスとともに、
キャッシュと呼ばれるとくに高速のメモリの小さい部分
に格納される。
新しい読出し指令と新しい書込み指令が出されると、情
報が高速メモリキャッシュに存在するかどうか知るため
に、コンピュータ装置はそのキャッシュを調べる。希望
のアドレスとキャッシュメモリ内のアドレスの比較が行
われる。キャッシュメモリ内のアドレスが求められてい
るアドレスに−致しとすると、ヒツトが存在する（情報
をキャッシュにおいて利用できる）。それから、主メモ
リに対するアクセスが求められないように情報がキャッ
シュにおいてアクセスされ、その指令がはるかに迅速に
処理される。キャッシュにおいて情報を利用できないと
すると、主メモリから新しいデータがコピーされ、使用
のためにキャッシュに格納もされる。
メモリ管理装置を介する必要なしにキャッシュを直接ア
ドレスできる時にそのキャッシュは極めて迅速に動作す
る。仮想メモリ装置に用いられるキャッシュは、情報の
仮想アドレスを用いて一層効率よくアドレスできる。そ
の理由は、情報をキャッシュ内で見つけることができる
前は、仮想アドレスを物理アドレスへ変換する必要がな
いからである。仮想キャッシュの問題は、アドレス別名
、５ すなわち、共通物理アドレスヘマッピングする２個の仮
想アドレス、に関連するデータの整合性または「新しく
ないデータ」である、すなわち、２つの仮想アドレスが
共通の物理アドレスヘマッピングする。
多数のプロセッサを使用するコンピュータ装置が設計さ
れている。多数のプロセッサを使用することにより、全
体の装置の情報処理能力が高められるように、１つの中
央処理装置（ＣＰＵ）以外のプロセッサにより各種の機
能またはプロセスを取扱うことができる。ある装置に多
数のプロセッサが用いられると、各プロセッサによる動
作の速度を向上させるために、そのプロセッサに個々の
キャッシュを利用することがしばしば有利である。
多数のプロセッサ装置により得られる１つの特殊な利益
は、プロセッサが同じ物理的メモリをアドレスできるか
ら、それらのプロセッサは同じデータを共用できる。し
かし、多数のプロセッサにより用いられる多数のキャッ
ジ−がデータを共用すると、特定の任意のプロセッサが
物理メモリで６− データを注意する時に、キャッシュにおける動作が２つ
のプロセッサにより共用される物理的メモリにおいて反
映されな〜）ことがあるから、データの整合性の問題が
起る。含まれている仮想キャッシュと、実際に装置の全
てのメモリとが個々のプロセッサに特有のキャッシュで
あるとそのプロセッサにより考えられるから、それはと
くに困難な問題である。１つのプロセッサに対する仮想
アドレスは、異なる仮想キャッシュに関連する別のプロ
セッサに対して、何の意味も持たない。これは、同じ物
理メモリからの同じデータを保持するキャッシュをそれ
ら２つのプロセッサが利用したとしてもそうである。し
たがって、仮想キャッシュを利用する多重プロセッサコ
ンピュータ装置は、従来技術に対した非常に困難な整合
性の問題をつきつけたことになる。
多重プロセッサコンピュータ装置に仮想キャッシュを使
用することにより生じるデータの整合性の問題に対する
従来の解決法は、ハードウェアを極めて多数使用する傾
向にあり、その結果として装置の動作が遅くなることが
しばしばであった。
［発明が解決しようとする課題］ したがって、本発明の目的は、仮想キャッシングを利用
する多重プロセッサ装置においてデータの整合性の問題
をなくすことである。
本発明の別の問題は、仮想キャッシングを利用する多重
プロセッサコンピュータ装置におけるアドレッシングが
複雑なことを減少することである。
本発明の更に別の目的は、仮想キャッシングを利用する
多重プロセッサ装置におけるデータ整合性の問題を、そ
のコンピュータ装置のコストや複雑さを大幅に増大させ
ることなしになくすことである。
［課題を解決するための手段］ 仮想キャッシュメモリをおのおの有する第１のプロセッ
サおよび第２のプロセッサと、主メモリと、この主メモ
リとプロセッサを結合するバスと、各プロセッサに関連
するキャッシュをアドレッシングする手段と、各プロセ
ッサに関連するメモリ管理装置と、情報のキャッシュ内
の位置を示すインデックスを含む仮想キャッシュへ書込
むべき情報の仮想アドレスを指示するために、各メモリ
管理装置ヘアドレッシング情報を転送する手段と、情報
の仮想キャッシュ内の位置を示す仮想オフセットインデ
ックスと物理アドレスを仮想アドレスから発生する手段
と、他の任意の仮想キャッシュが同じ物理的メモリ位置
からの情報を含むかどうかを物理アドレスから判定する
手段と、を含み、キャッシュをアドレッシングする前記
手段は、主メモリ内の同じ物理的場所からの情報を格納
する各仮想キャッシュ内の情報を、各仮想キャッシュ内
の同じインデックス位置にするインデックス手段を含む
コンピュータ装置において本発明のそれらの目的および
諸特徴が実現される。
［実施例コ 以下に行う詳細な説明は、コンピュータメモリ内のデー
タビットについてのオペレーションのアルゴリズムおよ
び記号表現をある程度用いて行う。
それらのアルゴリズム記述および表現は、データ処理技
術の専門家が自己の業績を他の専門家へ最も効果的に伝
えるために用いられる手段である。
ここではアルゴリズムのことを、希望の結果へ導く自己
整合した一連の過程であると一般的に解する。それらの
過程は物理量の物理的取扱いを必要とするもである。通
常は、それらの量は、格納、転送、組合わせ、比較およ
びその他の取扱いができる電気信号または磁気信号の形
をとるが、必ずしもそうする必要はない。主として一般
的な使用という理由から、それらの信号をビット、値、
素子、記号、文字、名辞、番号等と呼ぶ方が時には便利
なことが判明している。しかし、それらの名辞および類
似の名辞の全ては、適切な物理に関連づけるべきである
こと、およびそれらの名辞はそれらの量に付けけられた
単なる便利なラベルであることを記憶しておくべきであ
る。
更に、実行される操作は加算または比較のような名称で
しばしば呼ばれる。それらの操作は人により行われる精
神的な作業に一般的に関連づけられる。本発明の部分を
構成するここで説明する操作のいずれにおいても、はと
んどの場合に人がそ０ のようなことを行えることは不要であり、望ましくもな
い。本発明の操作を行うために有用な装置は汎用デジタ
ルコンピュータまたは他゛の類似の装置を含む。あらゆ
る場合に、コンピュータを動作させる方法と、処理方法
自体を記憶しておくべきである。本発明は、電気信号ま
たは他の物理的信号（たとえば機械的信号または化学的
信号）を処理して他の希望の物理的信号を発生させる際
に、コンピュータを動作させる装置および方法に関する
もである。
歴史的には、特定のプロセスがコンピュータ装置により
実行される時は、全体のプロセスがランダムアクセスメ
モリに置かれ、中央処理装置は命令と、ランダムアクセ
スメモリに全て存在するそのプロセスのデータとに対し
て動作する。プロセスが大規模になると、ますます多く
のランダムアクセスメモリを要求されるから、そのプロ
セスを実行するための費用がますますかかる。ランダム
アクセスメモリは他の種類のメモリより高いから、仮想
メモリを利用する装置が開発された。
仮想メモリ装置においては、非常に多数の明かななラン
ダムアクセスメモリをアドレスできる。
このランダムアクセスメモリの全てに仮想アドレスが割
当てられる。しかし、仮想アドレスにおいて利用できる
情報を、長期間メモリを含んでいる装置の任意の場所に
格納できる。情報はそれの仮想アドレスによりアドレス
され、メモリ管理装置（ＭＭＵ）と通常呼ばれている回
路によりそのアドレスは物理アドレスへ翻訳される。こ
の翻訳のた゛めおよび更新された情報を物理的メモリに
保持するために、中央処理装置に組合わされるメモリ管
理装置が設けられる。実際のランダムアクセスメモリに
おいて利用できない情報がプロセスにより必要とされな
いと、その情報は長期間メモリから呼出されて、ランダ
ムアクセスメモリに置かれる。現在の機能で必要なプロ
セス部分だけをランダムアクセスメモリに置く必要があ
るから、そのような装置においては必要なランダムアク
セスメモリは少な〜１゜プロセスの他の部分が必要にな
るとそれらの部分をランダムアクセスメモリに加え、要
求があればそのプロセスまたは他のプロセスの使用しな
い部分をランダムアクセスメモリからなくして空間をつ
くる。それらのなくされた部分は必要に応じて再び呼出
すために副メモリに残る。
一般に、仮想メモリ装置においては情報は物理的メモリ
の等し〜）大きさの部分に格納される。それらの部分の
ことをページと呼ぶことができる。
典型的なページの大きさはメモリの１キロバイトから８
キロバイトの範囲である。情報が副次メモリからランダ
ムアクセスメモリへ転送されると、ページの大きさのブ
ロックが通常転送される。通常の装置においては、メモ
リ管理装置とオペレーティングシステムが一緒に動作し
てページマツプ表を作成する。それらのページマツプ表
をメモリに格納して、仮想メモリアドレスと、それらの
アドレスに等しい物理的メモリアドレスとの間の対応性
を保持する。
コンピュータ装置の動作速度を高くするために、コンピ
ュータ装置はキャッシングも用いる。典型的な構成にお
いては、キャッシュメモリのために１３− 利用される物理的メモリ回路は通常のランダムアクセス
メモリよりも速く動作できるから、ランダムアクセスメ
モリの主な部分のために利用される回路よりも費用がか
かる。たとえば、キャッシュメモリはスタチックランダ
ムアクセスメモリチップを利用できる。それらのチップ
は一層高価ではあるが、従来のメモリで利用されるダイ
ナミックランダムアクセスメモリチップより高速で動作
する。
装置の全体の動作速度をキャッシュメモリの動作速度に
近くするために、中央処理装置の行う任意の特定の動作
に対して情報が主メモリから要求されると、その情報は
キャッシュメモリに格納される。情報を読み出すための
何らかの企てが行われると、最初に中央処理装置はその
情報が関連するキャッシュメモリにあるその情報を探す
。その情報がキャッシュメモリにあるもとすると、主メ
モリに対するアクセスは求められない。これでキャッシ
ュの速度が達成される。その情報がキャッシュにないと
すると、その情報を次の読出し時に４ もっとアクセスしやすいように、その情報は主メモリか
らそこヘコビーされる。
仮想メモリを使用するコンピュータ装置においてキャッ
シング装置がしばしば用いられる。そのような装置にお
いては、仮想アドレスから物理アドレスへ翻訳するため
に要する時間をなくすことができるように、仮想アドレ
スを用いることによりキャッシュをアドレスできる。そ
の装置においては、メモリへの書込みがキャッシュレベ
ルにおいて起ると、キャッシュ内の更新されたデータを
最終的に主メモリへ書戻さなければならない。
多数のプロセッサを用いる装置が良く知られている。多
数のプロセッサを用いることにより、全体の装置の処理
能力が向上するように、１つの中央処理装置以外のもに
より各種の機能を取扱うことができる。ある装置に多数
のプロセッサが用いられると、各プロセッサによる動作
速度を高くするためには、そのプロセッサに個々のキャ
ッシュを利用すると特に有利である。これにより、多数
のキャッシュが利用されると、プロセッサは同じ物理的
メモリをアドレスするから、プロセッサは同じデータを
共用できる。しかし、多数のプロセッサにより用いられ
る多数の仮想キャッシュが同じデータを共用する状況に
おいては、キャッシュにおけるオペレージロンが、特定
の任意のキャッシュが物理的メモリでデータを探す時に
、多数のプロセッサにより共用される物理的メモリにお
いて反映されることがないから、データの整合性の問題
が起こる。たとえば、主メモリ内の情報が直ちに更新さ
れないもである場合には、それは書戻しキャッシング装
置において起る。主メモリがバスを介してプロセッサに
よりアクセスされるような装置は、トラフィックを装置
にできるだけ遅く保持する傾向があるから、書戻しキャ
ッシング装置はそのような装置においてとくに有利であ
る。
それは、仮想メモリを利用しているコンピュータ装置に
おいてはとくに困難な問題である。そのコンピュータ装
置においては、含まれているキャッシュは、個々のプロ
セスにとっての特有のもであるために、他のプロセッサ
で実行しているプロセスにとっては未知である仮想アド
レスによってアドレスされる。１つのプロセッサに関連
するプロセスにより用いられる仮想キャッシュに格納さ
れている情報に対する仮想アドレスは、情報が同じ物理
的メモリから得られるとしても、別のプロセッサにより
実行されるプロセスにより用いられる仮想キャッシュ内
の情報の仮想アドレスに対する対応性を持たないことが
ある。したがって、仮想キャッシュを利用する多重プロ
セッサコンピュータ装置は、従来技術において極めて困
難なデータ整合性の問題をひき起している。
本発明の装置においては、利用されるキャッシュは直接
マツプされ、仮想アドレスされるキャッシュである。直
接マツプされるキャッシュは、キャッシュメモリの本質
的に類似するページサイズのブロックヘマップされる主
メモリのページを有するキャッシュである。キャッシュ
メモリのページサイズの各ブロックはメモリの行を有す
る。各メモリ行は、それら情報を転送できるような主メ
モリのページの行が格納するのと同じ量の情報を７ 格納できる。そのようなキャッシュにおいては、主メモ
リ内の情報のページからの行が、主メモリ内のページと
同じ行番号を有するキャッシュ内のページサイズのブロ
ックの行へ典型的にマツプされる。そのようなキャッシ
ュにおいては、キャッシュに格納されている、主メモリ
の任意のページからの情報は、物理的メモリのページで
その情報が存在する行と、キャッシュ内のページサイズ
のブロック内の同じ行に存在する。
従来の装置においては、仮想キャッシュのサイズを６４
〜２５６にバイトにし、主メモリのページを４〜８バイ
トにできることが普通である。したがって、従来の装置
においては、キャッシュは主メモリの８〜６４ページの
余地を持つことがあり、したがつって、情報の特定の行
はキャッシュの、少なければ８つの位置に、多ければ６
４の位置に存在する。そのようなキャッシュにおいて情
報をアクセスすることと、データの整合性（または「エ
イリアス」）の問題を避けることは、一致が認められる
までキャッシュの各ページサイズ領＋８ 域と比較することを要する。したがって、６４個所の位
置の任意の位置に存在することがあるそのようなキャッ
シュ内の情報をアクセスするには、長いシステム時間と
、多数のハードウェアを要する。
本発明の装置は、主メモリ内の同じ物理アドレスからの
情報を、各仮想キャッシュ内の８つの位置の１つまたは
６４の位置の１つではなくて、同一の位置に存在せねば
ならない。これは、キャッシュ内の特定のページサイズ
の区域を指示するために十分な仮想アドレスの一部をシ
ステムバスへ供給することにより行われる。通常は、キ
ャッシュのページサイズ区域内のオフセットを示す仮想
アドレスの下位ビットは、物理アドレスのページ内のオ
フセットを示す下位ビットと同じである。
好適な装置においては、仮想アドレスは３２ビツトを含
むことができる。それらのビットのうち、下位の１３ビ
ツトはページサイズブロック内のオフセットを示し、上
位１９ビツトは物理的ページアドレスへ翻訳される。し
かし、上位１９ビツトのうちの下位５ビツトまたは６ビ
ツト（キャッシュサイズに依存する）が、キャッシュの
どのページサイズブロックに情報が存在するかを定める
ことにより、任意のキャッシュ内の情報の位置を明確に
定める。典型的には、下位１３ビツトはメモリ管理装置
により翻訳されず、プロセッサからバスへ直接送られる
。それに加えて、情報が位置させられる仮想キャッシュ
のページサイズ区域を示すために、十分な数の仮想アド
レスビット（次に上位の５ビツトまたは６ビツト）もプ
ロセッサからバスへ直接送られ、それからその情報を物
理アドレスで用いて、他の各仮想キャッシュ内の可能な
各ページ位置をチエツクする必要なしに、他の任意の仮
想キャッシュ内の情報の場所を明確に決定する。
したがって、ページサイズが８キロバイトで、キャッシ
ュサイズが２５６キロバイトであるとすると、更に５ビ
ツトの仮想アドレスを必要とする。
この数はキャッシュ内の３２個の可能なページサイズ位
置を指定するために十分である。次にそれらの仮想アド
レスの付加５ビツトは正常なオフセットでバスへ直接送
られ、ページサイズブロックを示す同じ５ビツトを含む
仮想アドレスの上側部分がメモリ管理装置へ送られ、物
理アドレスへ翻訳される。この行とページオフセット情
報および物理アドレスを用いて、複数の異なる仮想キャ
ッシュに存在する物理的メモリの同じ行からの情報をあ
るキャッシュ内の総オフセットにできるだけである。そ
の総オフセットは情報を共用できる他の任意の仮想キャ
ッシュに対して同じである。あるキャッシュ内の総オフ
セットはページサイズ区域内のオフセットと、仮想アド
レスの付加ビット（「オフセットインデックス」と呼ば
れる）とにより定められる。
したがって、好適な実施例においては、直接マツプされ
る仮想キャッシュをアドレスするために用いられる仮想
アドレスの下位１８ビツトに仮想アドレスが整合した場
合だけ、２種類の仮想アドレスを共通の物理アドレスへ
マツプできる。仮想キャッシュに対する情報のアドレッ
ッシングにこ１ の制約を課すことにより、同じ物理的メモリ位置からの
情報を有する２つの仮想キャッシュが、各仮想キャッシ
ュ内の同一の位置にその情報を格納する。同じ物理的メ
モリからの同じデータを保持する２つの仮想キャッシュ
は、種々の仮想アドレスにその情報を格納できすが、特
定の各情報片は各仮想キャッシュ内の同じ行に同じバイ
トで、同じ総オフセット（ここでは「仮想インデックス
」と呼ぶ）で格納する。これにより、データを共用する
時にキャッシュのサイズの単位で物理アドレスを主メモ
リにマツプするという効果が得られる。
これは装置の動作速度を極めて増大させ、かつそれの複
雑さを減少する。その理由は、キャッシュ内の多くの異
なるページ中の特定の行を探すために探索を行う必要が
ないからである。
これが第１図に示されている。第１図は物理的メモリＰ
のキャッシュサイズブロックと、ＡおよびＢとして示さ
れている２つの個々の仮想キャッシュとを示す。本発明
の好適な実施例においては、たとえば仮想キャッシュは
２５６キロバイトの情２− 報を含むことができる。したがって、共用される情報が
多数の仮想キャッシュメモリに格納されると、個々のキ
ャッシュの仮想アドレスタグが異なるとしても、各キャ
ッシュ内の特定の任意の情報に対する総オフセット（仮
想インデックス）を同じにして、アドレスされるキャッ
シュ行が各キャッシュ内の同じ位置に確実にあるように
するために、キャッシュの正しいページサイズ区域がア
ドレスされるようにする。
たとえば、仮想キャッシュＡにＸと記されている位置に
格納される情報は、仮想キャッシュＢにＸと記されてい
る位置に格納される情報と同じである。その情報は、物
理的メモリ内のＸと記されている位置から各仮想キャッ
シュにより引き出される情報である。したがって、任意
のキャッシュに対する仮想キャッシュアドレスが既知で
あるとすると、共用が起きたのであれば各キャッシュに
対してインデックスは同じである。
装置がある時間動作しており、主メモリ内の物理的メモ
リＰからコピーされた情報が仮想キャッシュＡとＢに格
納されていると仮定すると、中央処理装置が仮想キャッ
シュＢへ書込んだ時に、主メモリとキャッシュメモリＡ
内のその位置における情報は、キャッシュＢに格納され
ている情報とはもはや同じではないことがある。したが
って、キャッシュＢから主メモリへ新しい情報を書込む
こと、および中央処理装置が古い情報で動作しないよう
に、キャッシュＢに書込まれた材料を反映するために、
仮想キャッシュＡ内の情報を無効にし、または更新する
必要がある。
次に、コンピュータ装置１０が示されている第２図を参
照する。このコンピュータ装置１０は第１の中央処理装
置（ＣＰＵ）１２と、このＣＰＵ１２に関連する第１の
メモリ管理装置（ＭＭＵ）Ｉ４と、第２のＣＰＵ１　Ｂ
と、とのＣＰＵ１Ｂに関連する第２のＭＭＵ　１８と、
ＣＰＵ１２に関連するキャッシュメモリ２０と、ＣＰＵ
１６に関連するキャッシュメモリ２１と、主メモリ２２
とを含む。第２図にはスヌービータグ登録簿３０１３２
と、装置の要素を一緒に結合するバス３４も示されてい
る。
中央処理装置１２が、たとえば、特定のプロセスの動作
のために主メモリ２２からの情報を要求する時には、そ
の情報は仮想アドレスを用いてメモリ管理装置１４を介
して求められる。メモリ管理装置１４は中央処理装置１
２により供給された仮想アドレスを情報が存在する主メ
モリ２２の物理アドレスへ翻訳し、その情報を主メモリ
２２から呼出し、その情報をキャッシュメモリ２０のキ
ャッシュ位置に置く。そのキャッシュ位置は、その情報
が存在するキャッシュのページサイズブロックを指示す
るために十分な下位オフセットビットプラス付加ビット
（オフセットインデックス）により示される。したがっ
て、特定の情報は、仮想キャッシュ内の仮想インデック
スにより決定される独特の位置に存在する。
各仮想キャッシュのメモリには、仮想キャッシュに格納
されている情報の仮想登録簿が格納される。仮想登録簿
は、その特定のキャッシュに格納されている情報の仮想
アドレスを含む。その情報５ は、その情報に関連する許可についてのある情報ととも
に格納される。
スヌービータグ登録簿３０と３２は第２の登録簿であっ
て、それが関連させられる仮想キャッシュに格納されて
いる情報の物理的メモリ内のページのアドレスをおのお
の格納する。登録簿３０と３２は、各ページ内のオフセ
ットを含む仮想インデックスと、情報が配置される関連
する仮想キャッシュのページサイズ部分を定めるオフセ
ットインデックスビットも格納する。したがって、仮想
キャッシュに格納されている特定の任意の情報片に対し
て、二重登録簿が存在する。仮想登録簿は仮想アドレス
の表を作成し、スヌービー登録簿は情報の仮想アドレス
に関連する物理アドレスの表を作成する。
中央処理装置が情報を仮想キャッシュへ書込むと、キャ
ッシュ自体、他のキャッシュと物理的メモリを更新また
は無効にして、同じ物理的メモリをアクセスしている別
のキャッシュに状態情報が供給されないようにせねばな
れない。スヌーピー６− 登録簿を使用することにより、中央処理装置により更新
される情報を含むキャッシュメモリをコンピュータ装置
１１０は迅速に更新できる。中央処理装置によって書込
み信号が仮想キャッシュへ送られると、仮想アドレスタ
グはそのキャッシュに関連するメモリ管理装置へ送られ
、仮想オフセットインデックスを含んでいる仮想インデ
ックスがバス３４へ直接送られる。メモリ管理装置は仮
想アドレスを物理アドレスへ翻訳し、その物理アドレス
を仮想オフセットインデックスとともにバスを介して全
てのスヌービータグ登録簿へ放送する。
それらの各登録簿において、比較器８６のような比較器
がバス３４から物理的インデックスを受け、下位物理ビ
ットと仮想オフセットインデックスにより登録簿がアド
レスされる。物理アドレスと仮想オフセットインデック
スの組み合わせにより、その物理アドレスにおける情報
が、そのスヌービータダ登録簿に関連する仮想キャッシ
ュに含まれているかどうかを明確に判定できる。物理的
メモリの同じ部分に関連する情報を含んでいる登録簿に
おいてのみ、仮想キャッジｊが更新または無効にされる
。スヌービータグ登録簿を用いていることにより、バス
の使用が少くされ、装置の動作速度が向上する。
共用目的のために仮想アドレスのサイズを「モジメロ」
であるようにキャッシュサイズを制限することにより、
仮想キャッシュタグと物理（スヌープ）キャッシュタグ
をインデックスするために同じ仮想インデックスビット
を用いることが可能である。
再び第２図を参照して、書込み信号がキャッシュＢへ送
られると、データを書込むべき格納位置の仮想インデッ
クスを含む仮想アドレスを示す信号がメモリ管理装置１
８へ送られる。メモリ管理装置１８は、従来技術におい
て周知のやり方で、仮想アドレスを物理アドレスへ翻訳
し、その物理アドレスを仮想オフセットインデックス（
プロセッサ１６により述べられた仮想アドレスから取出
される、仮想キャッシュ内の情報の１つを定めるために
必要な仮想アドレスの下位ビット）とともにバス３４に
置く。このアドレス情報は各スヌービータグ登録簿３０
と３２へ供給される。各スヌービータグ登録簿において
は、スヌービータダは、ページオフセットと仮想オフセ
ットインデックスで構成されている仮想インデックスに
よりインデックスされ、同じ物理アドレスが関連する仮
想キャッシュに格納されているかどうかを判定するため
に比較が行われる。上記の例においては、物理アドレス
と仮想インデックスは仮想キャッシュＡ１Ｂに対して同
じであるから、スメーピータグ登録簿３０は、キャッシ
ュメモリＡの特定の位置における情報が古くて、書き換
えるか、無視せねばならないことをコンピュータ装置１
０に指示する。
含まれている特定の装置に応じて、主メモリ位置の書き
換えを直ちに行うことができ、または装置は時間損失が
課されない便利な時刻まで遅らせることができる。
このコンピュータ装置を実現するためには、物理アドレ
スと仮想オフセットインデックスをバスに同時に置くこ
とができるようにするために、数２９− 本（たとえば５本または６本）の線をバス３４に付加す
る必要があることが、当業者にはわかるであろう。それ
ら５本または６本の余分な線は、仮想キャッシュ内の正
確なページサイズ寸法を指示するために十分な数である
。同じ物理的メモリをアドレッツシングする複数の仮想
キャッシュにより生じさせられた問題を解決するために
、それはハードウェアの比較的少ない増加である。
【図面の簡単な説明】
第１図は本発明の装置にメモリを使用している様子を示
し、第２図は本発明を含むコンピュータ装置を示すブロ
ック図である。 １０・・・・コンピュータ装置、１２．１８・・−・中
央処理装置、１４．１８・・・・メモリ管理装置、２０
，２１・・・・キャッシュメモリ、２２・・・・主メモ
リ、３６・ｅ・・比較器。 代　　理　　人　　　山　　川　　　政　　　樹３０− トーー−←１ ■ 「ＩＧ。 厘 手 続 補 正 書 （方式〉 ■、事件の表示 平成２年特許願第３３７００８号 ２、発明の名称 コンピュータ装置 ３、補正をする者 事件との関係 特 許 出 願 人 ６、補正の対象 以上

Claims (2)

    【特許請求の範囲】
  1. （１）第１のプロセッサおよび第２のプロセッサと、各
    プロセッサに組合わされた直接マップされた仮想キャッ
    シュメモリと、主メモリと、仮想アドレスを物理的アド
    レスへ翻訳するために各プロセッサに組合わされるメモ
    リ管理手段と、主メモリ内の同じ物理的アドレスからの
    各キャッシュ内の情報が各キャッシュ内の同じオフセッ
    ト内に存在しなければならないように、各プロセッサに
    組合わされているキャッシュを、仮想インデックスを含
    んでいる仮想アドレスによりアドレッシングする手段と
    、任意の他の仮想キャッシュが同じ物理的メモリ位置か
    らの情報を含むかどうかを判定する手段とを含むコンピ
    ュータ装置。
  2. （２）第１のプロセッサおよび第２のプロセッサと、１
    つのそのプロセッサにおのおの組合わされた第１の仮想
    的にアドレス可能な直接マップされるキャッシュメモリ
    および第２の仮想的にアドレス可能な直接マップされる
    キャッシュメモリと、主メモリと、システムバスと、主
    メモリ内の同じ物理的アドレスからの各キャッシュ内の
    情報が各キャッシュ内の同じオフセットに存在するよう
    に、１つのそのようなプロセッサに組合わされているキ
    ャッシュを制御するために、そのようなプロセッサにお
    のおの組合わされている第１のメモリ管理手段および第
    ２のメモリ管理手段とを備えるコンピュータ装置。
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