JPH0321919B2 - - Google Patents
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- JPH0321919B2 JPH0321919B2 JP57180386A JP18038682A JPH0321919B2 JP H0321919 B2 JPH0321919 B2 JP H0321919B2 JP 57180386 A JP57180386 A JP 57180386A JP 18038682 A JP18038682 A JP 18038682A JP H0321919 B2 JPH0321919 B2 JP H0321919B2
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は画像表示制御装置に係り、詳しくは、
リフレツシユメモリの画像情報を順次走査形式の
デイスプレイ装置と飛越走査形式のデイスプレイ
装置に同時に表示せしめる画像表示制御装置に関
する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to an image display control device.
The present invention relates to an image display control device for simultaneously displaying image information in a refresh memory on a progressive scanning type display device and an interlaced scanning type display device.
周知のように、ラスタスキヤン画像表示方式に
は、飛越走査方式と順次走査方式がある。飛越走
査方式は1画面の画像情報をリフレツシユメモリ
より奇数走査線分と偶数走査線分の2回に分けて
読み出してCRT上に表示する方式で、CRTに汎
用の標準テレビジヨン装置を利用できる利点を有
しているが、1画素当りの発光頻度が低くなり、
ちらつき(フリツカ)が多くなる欠点を有してい
る。順次走査方式は1画面の画像情報をリフレツ
シユメモリより順番に読み出して陰極線管
(CRT)上に表示する方式で、ちらつきの非常に
少ない表示が可能であるが、汎用の標準テレビジ
ヨン装置を利用できないためコスト高になる欠点
を有している。
As is well known, raster scan image display methods include interlaced scanning and progressive scanning. The interlaced scanning method is a method in which the image information for one screen is read out from the refresh memory twice, once for odd-numbered scanning lines and once for even-numbered scanning lines, and displayed on the CRT, and a general-purpose standard television device can be used for the CRT. Although it has advantages, the frequency of light emission per pixel is low,
It has the disadvantage of increased flickering. Progressive scanning is a method in which image information for one screen is sequentially read out from refresh memory and displayed on a cathode ray tube (CRT), which allows display with very little flickering, but uses general-purpose standard television equipment. This has the drawback of increasing costs.
そこで、同一の画像情報を複数のCRTでモニ
タする場合、両方式の長所を生かし、画品質をあ
まり問題としないモニタには飛越走査方式を採用
してコストダウンをはかり、高い画品質が要求さ
れるモニタにだけ順次走査方式を採用するのが一
般的である。しかし、従来は飛越走査方式の系統
と順次走査方式の系統とでは、それぞれリフレツ
シユメモリも含めて完全に別構成としており、画
像情報の増大にともなつて、大容量のリフレツシ
ユメモリが各系統に必要となり、両方式の長所を
生かしきれないという問題がある。 Therefore, when the same image information is to be monitored on multiple CRTs, the advantages of both methods are taken advantage of, and for monitors where image quality is not a major issue, an interlaced scanning method is adopted to reduce costs and require high image quality. It is common to use the progressive scanning method only for monitors that use However, in the past, the interlaced scanning system and the sequential scanning system had completely separate configurations, including refresh memories.As image information increased, large capacity refresh memories were added to each system. The problem is that the advantages of both methods cannot be fully utilized.
本発明の目的は、一系統のリフレツシユメモリ
より順次走査用画像データ及び飛越走査用画像デ
ータを読み出し、両方式の表示を同時に行うこと
を可能にした画像表示制御装置を提供することに
ある。
SUMMARY OF THE INVENTION An object of the present invention is to provide an image display control device that allows sequential scanning image data and interlaced scanning image data to be read out from a single system of refresh memory and displaying both types of data at the same time.
第1図は本発明の一実施例のブロツク図であ
る。第1図において、1は順次走査系統であり、
順次走査アドレスカウンタ11、順次走査同期信
号発生回路12、順次走査画像データ・シフトレ
ジスタ13、順次走査CRT14よりなる。2は
飛越走査系統であり、飛越走査アドレスカウンタ
21、飛越走査同期信号発生回路22、飛越走査
画像データ・シフトレジスタ23、飛越走査
CRT(標準テレビジヨン装置)24よりなる。4
はCRT表示データを格納するリフレツシユメモ
リで、該リフレツシユメモリを両系統1,2及び
中央処理装置(CPU)3が時分割で共用する。
5はクロツク信号a,b及び切替指示信号c等を
出力する時分割コントローラである。6は切替指
示信号cにより順次走査系統1、飛越走査系統2
およびCPU3のリフレツシユメモリアクセス動
作を切り替えるマルチプレクサである。
FIG. 1 is a block diagram of one embodiment of the present invention. In FIG. 1, 1 is a sequential scanning system;
It consists of a progressive scanning address counter 11, a progressive scanning synchronizing signal generation circuit 12, a progressive scanning image data shift register 13, and a progressive scanning CRT 14. 2 is an interlaced scanning system, which includes an interlaced scanning address counter 21, an interlaced scanning synchronization signal generation circuit 22, an interlaced scanning image data shift register 23, an interlaced scanning
Consists of 24 CRTs (standard television sets). 4
is a refresh memory for storing CRT display data, and the refresh memory is shared by both systems 1 and 2 and a central processing unit (CPU) 3 in a time-sharing manner.
Reference numeral 5 denotes a time division controller that outputs clock signals a, b, switching instruction signal c, and the like. 6 is a sequential scanning system 1 and an interlaced scanning system 2 according to a switching instruction signal c.
and a multiplexer for switching the refresh memory access operation of the CPU 3.
第1図の動作を説明するためのタイミングチヤ
ートを第2図に示す。第2図において、クロツク
信号aを基準にした場合、クロツク信号bの周期
はクロツクaの周期の2倍に設定され、切替指示
信号cの発生タイミングはクロツク信号aの4倍
に設定される。マルチプレクサ6は切替指示信号
cの供給を受ける毎に、その指示にしたがつて順
次走査系統1、飛越走査系統2およびCPU3の
リフレツシユメモリ4に対するアクセス動作を順
次走査→飛越走査→順次走査→CPU→順次走査
→飛越走査→…のように切り替えていく。この結
果、順次走査系統1には2回に1回リフレツシユ
メモリ4に対するアクセス動作が割当てられ、飛
越走査系統2とCPU3にはそれぞれ4回に1回
アクセス動作が割当てられることになる。以下、
第2図により第1図の動作を説明するが、第2図
では便宜上、リフレツシユメモリ4のアクセス時
間はクロツクaの周期の約4倍かゝるとし、又、
リフレツシユメモリ4の40番地から順に、それぞ
れ8画素単位に画像データA,B,C…が格納さ
れているとしている。 A timing chart for explaining the operation of FIG. 1 is shown in FIG. In FIG. 2, when clock signal a is used as a reference, the period of clock signal b is set to twice the period of clock a, and the generation timing of switching instruction signal c is set to four times that of clock signal a. Every time the multiplexer 6 receives the switching instruction signal c, the access operation for the refresh memory 4 of the progressive scanning system 1, the interlaced scanning system 2, and the CPU 3 is sequentially performed according to the instruction: sequential scanning→interlaced scanning→sequential scanning→CPU → sequential scanning → interlaced scanning → etc. As a result, the progressive scanning system 1 is assigned an access operation to the refresh memory 4 once every two times, and the interlaced scanning system 2 and the CPU 3 are each assigned an access operation once every four times. below,
The operation of FIG. 1 will be explained with reference to FIG. 2. In FIG. 2, for convenience, it is assumed that the access time of the refresh memory 4 is approximately four times the period of the clock a.
It is assumed that image data A, B, C, . . . are stored in units of 8 pixels each in order from address 40 of the refresh memory 4.
順次走査系統の動作
初め順次走査アドレスカウンタ11及び順次走
査画像データ・シフトレジスタ13はオールクリ
アされているとする。サイクルt1のあたまで切替
指示信号cが順次走査系統1を指定すると、マル
チプレクサ6を通して、順次走査アドレスカウン
タ11の下位3ビツトを除く上位ビツトがリフレ
ツシユメモリ4に供給され、該リフレツシユメモ
リ4がアクセスされる。このアクセス動作に対し
て、リフレツシユメモリ4のデータ読出しはサイ
クルt4の終りで完了し、該リフレツシユメモリ4
の0番地の画像データA(8ビツト)が順次走査
画像データ・シフトレジスタ13にセツトされ
る。該シフトレジスタ13の画像データAは、ク
ロツク信号aに同期して次のサイクルt5から1ビ
ツトずつシリアルに出力され、サイルt12の中ほ
どで終了する。Operation of the progressive scanning system It is assumed that the progressive scanning address counter 11 and the progressive scanning image data shift register 13 are all cleared at first. When the switching instruction signal c specifies the sequential scanning system 1 around cycle t1, the upper bits of the sequential scanning address counter 11 excluding the lower 3 bits are supplied to the refresh memory 4 through the multiplexer 6. 4 is accessed. For this access operation, reading data from the refresh memory 4 is completed at the end of cycle t4 , and the refresh memory 4
Image data A (8 bits) at address 0 is set in the sequential scanning image data shift register 13. The image data A of the shift register 13 is serially output one bit at a time from the next cycle t5 in synchronization with the clock signal a, and ends in the middle of the cycle t12 .
この間、順次走査アドレスカウンタ11もクロ
ツク信号aによつて2進カウントされており、サ
イクルt8では、下位3ビツトを除く上位ビツトに
注目した場合、内容が0から1に更新されてい
る。サイタルt9のあたまで切替指示信号cは再び
順次走査系統1を指定し、順次走査アドレスカウ
ンタ11の値(下位3ビツトは除外)がリフレツ
シユメモリ4に供給される。これに対するリフレ
ツシユメモリ4のデータ読出しがサイクルt12の
終りで完了し、1番地の画像データB(8ビツト)
が順次走査画像データ・シフトレジスタ13にセ
ツトされる。該シフトレジスタ13にセツトされ
た画像データBは、次のサイクルt13から1ビツ
トずつシリアルに出力され、サイクルt20で終了
する。 During this period, the sequential scanning address counter 11 is also being counted in binary by the clock signal a, and in cycle t8 , when paying attention to the upper bits excluding the lower 3 bits, the contents are updated from 0 to 1. The switching instruction signal c again specifies the sequential scanning system 1 until the time of t9 , and the value of the sequential scanning address counter 11 (excluding the lower 3 bits) is supplied to the refresh memory 4. Data reading from the refresh memory 4 for this is completed at the end of cycle t12 , and image data B (8 bits) at address 1 is read out.
is set in the sequential scanning image data shift register 13. The image data B set in the shift register 13 is serially output one bit at a time from the next cycle t13 , and ends at cycle t20 .
同様にして、サイクルt17,t25,…とクロツク
信号aの8クロツクおきに順次走査系1のアクセ
ス動作が指定され、これに対応して、リフレツシ
ユメモリ4における2番地、3番地、…の画像デ
ータC,D,…がサイクルt20,t28,…の終りに
シフトレジスタ13にセツトされる。そして、
t21〜t28ではデータCが、t29〜t37ではデータDと
いうように、シフトレジスタ13から1ビツトず
つ画像データがシリアルに出力される。 Similarly, the access operation of the sequential scanning system 1 is specified every eight clocks of the clock signal a in cycles t 17 , t 25 , . The image data C, D, . . . are set in the shift register 13 at the end of cycles t 20 , t 28 , . and,
Image data is serially output from the shift register 13 one bit at a time, such as data C from t 21 to t 28 and data D from t 29 to t 37 .
一方、順次走査同期信号発生回路12は順次走
査アドレスカウンタ11の内容を入力して、水平
同期信号、垂直同期信号を作成する。この水平同
期信号と垂直同期信号は、上記順次走査画像デー
タ・シフトレジスタ1から出力される画像データ
とワイヤド・オアされて順次走査CRT14に入
力される。順次走査CRT14のラスタは、クロ
ツク信号aに同期して走査されており、入力画像
データがCRT14上にちらつきなく表示される。 On the other hand, the progressive scan synchronization signal generation circuit 12 inputs the contents of the progressive scan address counter 11 and generates a horizontal synchronization signal and a vertical synchronization signal. The horizontal synchronizing signal and the vertical synchronizing signal are wire-ORed with the image data output from the progressive scanning image data shift register 1 and input to the progressive scanning CRT 14. The raster of the progressive scanning CRT 14 is scanned in synchronization with the clock signal a, and the input image data is displayed on the CRT 14 without flickering.
飛越走査系統の動作
この場合にも、初め飛越走査アドレスカウンタ
21及び飛越走査画像データ・シフトレジスタ2
3はオールクリアされているとする。該飛越走査
系統2に対するリフレツシユメモリ4のアクセス
動作は、サイクルt5,t21…というように、クロツ
ク信号aの16クロツクおき(クロツク信号bの8
クロツクおき)に割当てられる。サイクルt5のあ
たまで切替指示信号cが飛越走査系統2を指定す
ると、マルチプレクサ6を通して、飛越走査アド
レスカウンタ21の下位3ビツトを除く上位ビツ
トがリフレツシユメモリ4に供給され、該リフレ
ツシユメモリ4がアクセスされる。このアクセス
動作に対して、リフレツシユメモリ4のデータ読
出しはサイクルt8の終りで完了し、0番地の画像
データAが飛越走査画像データ・シフトレジスタ
23にセツトされる。該シフトレジスタ23の画
像データAは、クロツク信号bに同期してサイク
ルt9から1ビツトずつシリアルに出力され、サイ
クルt24の前半で終了する。Operation of the interlaced scanning system Also in this case, the first interlaced scanning address counter 21 and the interlaced scanning image data shift register 2
3 is all cleared. The refresh memory 4 accesses the interlaced scanning system 2 in cycles t 5 , t 21 . . . every 16 clocks of the clock signal a (8 cycles of the clock signal b).
(clockwise). When the switching instruction signal c specifies the interlaced scanning system 2 around cycle t5 , the upper bits of the interlaced scanning address counter 21 excluding the lower 3 bits are supplied to the refresh memory 4 through the multiplexer 6. 4 is accessed. In response to this access operation, data reading from the refresh memory 4 is completed at the end of cycle t8 , and image data A at address 0 is set in the interlaced scanning image data shift register 23. The image data A of the shift register 23 is serially output one bit at a time from cycle t9 in synchronization with the clock signal b, and ends in the first half of cycle t24 .
この間、飛越走査アドレスカウンタ21もクロ
ツク信号bで2進カウントされており、サイクル
t15では、下位3ビツトを除く上位ビツトに注目
した場合、0から1に更新され、それがサイクル
t30まで続く。サイクルt21のあたまで切替指示信
号cが再び飛越走査系統2を指示すると、その時
の飛越走査アドレスカウンタ21の値(下位3ビ
ツトは除外)がリフレツシユメモリ4に供給され
る。これに対するリフレツシユメモリ4のデータ
読出しがサイクルt24の終りで完了し、1番地の
画像データBが飛越走査画像データ・シフトレジ
スタ23にセツトされる。該シフトレジスタ23
にセツトされた画像データBは、次のサイクル
t25から1ビツトずつシリアルに出力される。 During this time, the interlaced scanning address counter 21 is also being counted in binary by the clock signal b, and the cycle
At t 15 , if we look at the upper bits excluding the lower 3 bits, they are updated from 0 to 1, which is the cycle
Lasts until t30 . When the switching instruction signal c again instructs the interlaced scanning system 2 around cycle t21 , the value of the interlaced scanning address counter 21 at that time (excluding the lower 3 bits) is supplied to the refresh memory 4. Data reading from the refresh memory 4 is completed at the end of cycle t24 , and image data B at address 1 is set in the interlaced scanning image data shift register 23. The shift register 23
The image data B set in
It is serially output one bit at a time from t25 .
一方、飛越走査同期信号発生回路22は飛越走
査カウンタ21の内容を入力して、水平同期信
号、垂直同期信号を作成する。この水平同期信号
と垂直同期信号は、上記飛越走査画像データ・シ
フトレジスタ23から出力される画像データとワ
イヤド・オアされて飛越走査CRT24に入力さ
れる。当然のことながら、この飛越走査CRT2
4のラスタ走査はクロツク信号bに同期してい
る。 On the other hand, the interlaced scanning synchronization signal generation circuit 22 inputs the contents of the interlaced scanning counter 21 and generates a horizontal synchronization signal and a vertical synchronization signal. The horizontal synchronizing signal and the vertical synchronizing signal are wire-ORed with the image data output from the interlaced scanning image data shift register 23 and input to the interlaced scanning CRT 24. Naturally, this interlaced scanning CRT2
4 raster scanning is synchronized with clock signal b.
このように、飛越走査系統2の動作は、クロツ
ク周期が異なる点を除けば、基本的には順次走査
系統1の動作と同じである。たゞし、飛越走査系
統2では、1画面の画像データを表示するのに、
1回目は奇数走査線の画像データを表示し、2回
目は偶数走査線の画像データを表示するというよ
うに、2回に分けて表示することになる。このた
め、ある走査線の画像データが全てリフレツシユ
メモリ4から読み出される毎に、時分割コントロ
ーラ5は信号線7を通して、飛越走査カウンタ2
1の走査線指定アドレス部を+1し、リフレツシ
ユメモリ4の画像データ読出しとCRT24の飛
越走査との同期をとつている。なお、飛越走査系
統2では、順次走査系統1における1画面の表示
期間で、その半分にあたる奇数あるいは偶数走査
線の画像データが表示されるでだけであるため、
順次走査に比べて“ちらつき”の出るのは否めな
い。 Thus, the operation of interlaced scanning system 2 is basically the same as that of progressive scanning system 1, except for the difference in clock period. However, in interlaced scanning system 2, to display one screen of image data,
The image data will be displayed twice, with the first time displaying the image data of odd-numbered scanning lines, and the second time displaying the image data of even-numbered scanning lines. Therefore, every time all the image data of a certain scanning line is read out from the refresh memory 4, the time division controller 5 sends the interlaced scanning counter 2 through the signal line 7.
The scanning line designation address section of 1 is incremented by 1 to synchronize reading of image data from the refresh memory 4 and interlaced scanning of the CRT 24. Note that in the interlaced scanning system 2, only the image data of odd or even scanning lines, which is half of the display period of one screen in the progressive scanning system 1, is displayed.
It is undeniable that "flickering" occurs compared to sequential scanning.
中央処理装置の動作
第2図のタイミングチヤートでは、サイクル
t13〜t16,t29〜t32,…がCPU3のために割当てら
れている。この期間を利用して、CPU3はリフ
レツシユメモリ4をアクセスし、画像データの書
き換え等を実行する。この時、マルチプレクサ6
はCPU3から出力されるメモリアドレスを選択
してリフレツシユメモリ4に供給する。画像デー
タはデータ線9を通して転送される。Operation of the central processing unit In the timing chart in Figure 2, the cycle
t 13 to t 16 , t 29 to t 32 , . . . are allocated for the CPU3. Using this period, the CPU 3 accesses the refresh memory 4 and rewrites the image data. At this time, multiplexer 6
selects the memory address output from the CPU 3 and supplies it to the refresh memory 4. Image data is transferred through data line 9.
以上、本発明の一実施例について説明したが、
飛越走査CRT24の入力側から信号線8を引き
出し、これに他の標準ビデオ機器を接続すること
により、飛越走査系統2で得られる標準ビデオ信
号を他の標準ビデオ機器に与えることも可能であ
る。 Although one embodiment of the present invention has been described above,
By pulling out the signal line 8 from the input side of the interlaced scanning CRT 24 and connecting other standard video equipment to it, it is also possible to give the standard video signal obtained by the interlaced scanning system 2 to other standard video equipment.
なお、リフレツシユメモリ4の各番地には8画
素単位の画像データが格納されているとしたが、
勿論、これは単なる一例にすぎず、8画素以上で
も、それ以下でも同様である。 Although it is assumed that image data in units of 8 pixels is stored at each address in the refresh memory 4,
Of course, this is just an example, and the same applies to 8 or more pixels or less.
以上説明したように、本発明によれば、共通の
コントローラの制御下でもつて1系統のリフレツ
シユメモリより順次走査用画像データと飛越走査
用画像データを読み出し、順次走査と飛越走査の
両方式の表示を同時に行うことができ、比較的低
コストで両方式の混合した表示システムを構築す
ることが可能になる。
As explained above, according to the present invention, image data for sequential scanning and image data for interlaced scanning are read out from one system of refresh memory under the control of a common controller, Display can be performed simultaneously, making it possible to construct a mixed display system of both types at relatively low cost.
第1図は本発明の一実施例のブロツク図、第2
図は第1図の動作を説明するためのタイミング図
である。
1……順次走査系統、2……飛越走査系統、3
……中央処理装置、4……リフレツシユメモリ、
5……時分割コントローラ、6……マルチプレク
サ、11……順次走査アドレスカウンタ、12…
…順次走査同期信号発生回路、13……順次走査
画像データ・シフトレジスタ、順次走査CRT、
21……飛越走査アドレスカウンタ、22……飛
越走査同期信号発生回路、23……飛越走査画像
データ・シフトレジスタ、24……飛越走査
CRT。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
The figure is a timing diagram for explaining the operation of FIG. 1. 1...sequential scanning system, 2...interlaced scanning system, 3
... Central processing unit, 4 ... Refresh memory,
5... Time division controller, 6... Multiplexer, 11... Sequential scanning address counter, 12...
...Progressive scanning synchronization signal generation circuit, 13...Progressive scanning image data shift register, progressive scanning CRT,
21... Interlaced scanning address counter, 22... Interlaced scanning synchronization signal generation circuit, 23... Interlaced scanning image data shift register, 24... Interlaced scanning
CRT.
Claims (1)
査形式のデイスプレイ装置と飛越走査形式のデイ
スプレイ装置に同時に表示せしめる画像表示制御
装置において、 第1クロツクにより更新される第1アドレスカ
ウンタと、該第1アドレスカウンタの内容を入力
して水平同期信号、垂直同期信号を生成する第1
同期信号発生回路と、前記リフレツシユメモリか
ら読み出された画像情報を格納し、第1クロツク
に同期してビツトシリアルに読み出す第1シフト
レジスタからなり、前記水平同期信号、垂直同期
信号及び画像情報を順次走査形式のデイスプレイ
装置に与える順次走査制御系と、 第2クロツクにより更新される第2アドレスカ
ウンタと、該第2アドレスカウンタの内容を入力
して水平同期信号、垂直同期信号を生成する第2
同期信号発生回路と、前記リフレツシユメモリか
ら読み出された画像情報を格納し、第2クロツク
に同期してビツトシリアルに読み出す第2シフト
レジスタからなり、前記水平同期信号、垂直同期
信号及び画像情報を飛越走査形式のデイスプレイ
装置に与える飛越走査制御系と、 前記第1アドレスカウンタあるいは第2アドレ
スカウンタの側に所定の時間間隔で切換え、該第
1アドレスカウンタあるいは第2アドレスカウン
タの内容により前記リフレツシユメモリの画像情
報を読み出して前記第1シフトレジスタあるいは
第2シフトレジスタに与えるマルチプレクサと、 第1クロツクと該第1クロツクの2倍の周期を
有する第2クロツク、及び切替指示信号を発生
し、第1クロツクは前記順次走査制御系へ、第2
クロツクは前記飛越走査制御系へ、切替指示信号
は前記マルチプレクサへそれぞれ与える時分割コ
ントローラとを有することを特徴とする画像表示
制御装置。[Scope of Claims] 1. In an image display control device that simultaneously displays image information from the same refresh memory on a sequential scanning type display device and an interlaced scanning type display device, a first address counter updated by a first clock; , a first address counter that inputs the contents of the first address counter and generates a horizontal synchronization signal and a vertical synchronization signal.
It consists of a synchronization signal generation circuit, and a first shift register that stores the image information read out from the refresh memory and reads it bit serially in synchronization with the first clock, and generates the horizontal synchronization signal, the vertical synchronization signal, and the image information. a second address counter updated by a second clock; and a second address counter that inputs the contents of the second address counter to generate a horizontal synchronization signal and a vertical synchronization signal. 2
It consists of a synchronization signal generation circuit and a second shift register that stores the image information read out from the refresh memory and reads it bit serially in synchronization with a second clock. an interlaced scanning control system which provides an interlaced scanning type display device; and a switching control system that switches to the first address counter or the second address counter at predetermined time intervals, and controls the reflection according to the contents of the first address counter or the second address counter. a multiplexer that reads out image information from the storage memory and supplies it to the first shift register or the second shift register; a first clock, a second clock having a cycle twice that of the first clock, and a switching instruction signal; The first clock is connected to the progressive scan control system;
An image display control device comprising: a time division controller that applies a clock to the interlaced scanning control system and a switching instruction signal to the multiplexer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57180386A JPS5968782A (en) | 1982-10-13 | 1982-10-13 | Image display control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57180386A JPS5968782A (en) | 1982-10-13 | 1982-10-13 | Image display control system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5968782A JPS5968782A (en) | 1984-04-18 |
JPH0321919B2 true JPH0321919B2 (en) | 1991-03-25 |
Family
ID=16082319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57180386A Granted JPS5968782A (en) | 1982-10-13 | 1982-10-13 | Image display control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5968782A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5616186A (en) * | 1979-07-17 | 1981-02-16 | Sanyo Electric Co | Data indication system |
JPS5670592A (en) * | 1979-11-14 | 1981-06-12 | Tokyo Shibaura Electric Co | Display unit |
-
1982
- 1982-10-13 JP JP57180386A patent/JPS5968782A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5616186A (en) * | 1979-07-17 | 1981-02-16 | Sanyo Electric Co | Data indication system |
JPS5670592A (en) * | 1979-11-14 | 1981-06-12 | Tokyo Shibaura Electric Co | Display unit |
Also Published As
Publication number | Publication date |
---|---|
JPS5968782A (en) | 1984-04-18 |
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