JPH03216568A - Ｉｃテスタのテスト波形発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、テスト波形発生方式に関し、特に、ＩＣ検
査のためのテスト波形パターンの発生など、複数のＩＣ
テストピンにそれぞれの波形パターンヲ発生するテスタ
ーのパターン発生システムにおいて、テスト波形の発生
タイミングの設定が容易なテスト波形発生方式に関する
。

［従来の技術］ ＩＣ検査システムでは、ＩＣの性能，機能試験を行うた
めにそれに必要な複数ビットのテスト波形パターンを、
テストパターンプログラム等に従って自動的に発生させ
る。そのため、従来のパターン発生システムとしては、
タイミング発生器を共通にしてパターン発生器がら得ら
れるパターンデータとタイミング発生器により作られた
多数の位相をもったタイミング信号（以ド位相クロック
信号）とのそれぞれのうちがら、ＩＣのピンごとに必要
なものをそれぞれ選択して波形発生同路で所定のタイミ
ングで所望の波形パターンを生成するシェアード●リソ
ース方式と、前記の場合にピン対応にタイミング発生器
を自″するバーピン方式のものとがある。

［解決しようとする課題］ シェアード●リソース方式では、タイミング発生器で発
生する位相クロック信号を供給するピンが固定されてお
らず、テスト内容に応じて決定されることから供給する
ピンまでの信号が伝送されるパス（以下シグナルパス）
の相違に応じて異なるスキューが生じる。そこで、シグ
ナルバスの長さの差による補正項目や位相クロック信号
の選択位相に応じてタイミング調整を行うゲート等が多
《なって、タイミング制御が複雑になる欠点がある。

・方、パーピン方式では、ゲート等による調整がほとん
ど不要でシグナルパスがー・定しているのでスキュー要
因を低減でき、精度の高いタイミング補正がｉｉＪ能で
あるが、ピン対応にタイミング発生器を設けるなければ
ならないために回路規模が大きくならざるを得ない。

この発明の目的は、このような従来技術の問題点を解決
するものであって、シェアード●リソース方式において
回路規模が大きくなく精度の高いタイミング補正ができ
るテスト波形発生方式を提供することを目的とする。

［課題を解決するための千段コ このような目的を達成するためのこの発明のテスト波形
発生方式の構成は、位相の異なる複数のタイミング信号
をそれぞれ発生するタイミング発生器と、複数のタイミ
ング信号をそれぞれ受けて第１の制御情報に応じて所定
のタイミング信号を選択するセレクタと第２の制御情報
に応じてあらかじめ決められた複数の遅延量の１つが選
択でき、セレクタの出力として得られるタイミング信号
を選択された遅延量分遅延させて出力する遅延回路とこ
の遅延回路により遅延したタイミング信号を受けてこれ
により波形整形したテスト波形を発生する波形フォーマ
ツタとを有する複数の波形発生回路と、第１の制御情報
と第２の制御情報をと発生し、第１の制御情報を前記セ
レクタに加え、第２の制御情報を遅延回路に加える制御
装置七を備えていて、第１の制御情報が外部からテスト
波形の−７．Ｌ一かり及びｓ７，下がりのいずれか一方
のタイミング時間が設定されたときに、それに一番近く
、それより手前のタイミングとなる位相を持つタイミン
グ信号を複数のタイミング信号の中がら選択するもので
あり、第２の制御情報が第１の制御情報により選択され
るタイミング信号とテスト波形が送出されるピンとで決
定されるスキュー補正時間と外部から設定されたタイミ
ングの時間から第１の制御情報により選択されるタイミ
ング信号の位相で決定される時間を引いた差の時間との
和として得られる時間と同じかこれに最も近い遅延時間
を選択するものである。

［作用］ このように、波形発生回路に遅延時間が設定できる遅延
回路を設けて、設定されたタイミング時間と位相クロッ
ク信りのタイミング時間との差の時間に、さらに位相ク
ロ１ク信号とピンにより決定される実際に測定し、又は
計算されたシグナルパスのスキュー補正量を加えた遅延
時間だけ位相クロック信号を遅延させて波形フォーマツ
タに対するタイミングパルスを生成するようにしている
ノテ、タイミング選〜択をする場合に、パーピン方式を
採用しな《でも、また、補正暖を念識することなしに＋
ＥＬいタイミングに近いテスト波形を発生させることが
容易にできる。

その結果、回路規模が小さくできるシェアードリソース
方式であって、かつ、選択する位相クロック信号に関係
なしに正確なタイミングでテスト波形を発生させること
ができる。

［実施例］ 以ド、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明のテスト波形発生方式を適用したテ
スターのタイミング発生器，波形発生回路を中心とした
ー実施例の構成のブロック図、第２図は、その制御回路
のメモリにおけるスキュー補正のための遅延時間につい
てテーブルの説明図である。

第１図において、■は、タイミング信ｉｔ発生回路であ
って、カウントクロツク発生部２と、タイミングクロツ
ク発生部３とから構成されている。

４ａ，４ｂ＋　　●拳●は、波形発生回路であって、各
波形発生回路４ａ，　４ｂ．　　●Φ●のそれぞれは、
セレクタ５ａと、セレクトデータレジスタ５ｂ，σ上が
り側のタイミング信号を発生する遅延回路８　ａ　ｓそ
の遅延量設定レジスタ６ｂ１立下がり側のタイミングを
発生する遅延回路８ｃｓ遅延量設定レジスタ６ｄ，そし
て遅延回路６ａ，６ｃの出力を受ける波形フォーマツタ
７とから横成されている。

ここで、遅延回路８ａ＊６ｃは、それぞれタップドディ
レイラインで構成されていて遅延量設定レジスタ８ｂ，
６ｄに設定されるデータでそのタップが選択されて所定
の遅延量を位相クロック信号に与えて、それを波形フォ
ーマツタ７にタイミングパルスとして加える。

波形フォーマヅタ７は、パターン発生器１０からパター
ンデータを受けて遅延回路８ａ．８ｃの出力の応じて立
上がり、立下がるテスト波形又はその逆のテスト波形を
ピンエレクトロニクス回路８のピン対応に設けられたド
ライブ回路に送出する。

カウントクロック発生部２は、基準クロック信号発生回
路２ｌと、この回路から出力される基準クロック信号を
分周する分周回路２２とで構成されていて、分周回路２
２は、基準クロック信号発生回路２１から基準クロック
信号を受けて、これをタイミングカウントの基準となる
クロック信号の周期になるように整数倍の周期（整数分
の１の周波数）のタイミングカウントクロック信号にま
で低減する。この分周回路２２により低減されたクロッ
ク信号（カウンタクロック信号２２ａ）は、次に、タイ
ミングクロック発生部３に送出される。

タイミングクロック発生部３は、レート信号を発生する
ためにタイミングカウントクロック信号をカウントする
タイミングカウント回路３１ａと、位相クロック信号を
発生するためにタイミングカウントクロツク信号をカウ
ントするタイミングカウント回路３ｌｂ．３１ｃ．　　
●●●と、これら各タイミングカウント回路３１ａｓ　
３ｌｂ，３１ｃ．●●●に対応してそれぞれ設けられ、
これらからそれぞれの出力パルス信号を受けるＮＭ回路
マトリックス３２ａｔ　　３２ｂｔ　　３２ｃ＊　　＠
＠＠、そして各タイミングカウント回路３１ａ，３ｌｂ
，３ｌｃ，　　●Ｏ●と遅延回路マトリックス３　２　
ａ　ｔ　３２ｂｔ　３２ｃ．ｓ＠ｅに対応して設けられ
、これらに設定するタイミングデータを記憶するデータ
メモリ３３ａｔ　　３３ｂｔ　　３３ｃｔ　　ｅ　ｅ　
ｅとから構成されている。

ここで、各タイミングカウント回路３　１　ａｌ　　３
ｌｂ，３１ｃ●●●は、それぞれ外部（例えば、ＣＰＵ
１２あるいはパターン発生器１１）から起動信号を受け
て、分周回路２２から送出された、タイミングをカウン
トする基準なる周期を持ったタイミングカウントクロッ
ク信号をカウントし、パルス発生周期についての周期設
定値Ｎａｔ　＊　Ｎｂｒ　ｗ　ＮＣＩ　ｍ　　”●●を
それぞれが対応して受けてそれぞれに対応する周期のパ
ルス信号を発生するものであって、例えば、内部にレジ
スタとブリセットカウンタ等とを有している。そして、
前記の各周期設定値がそれぞれのレジスタに設定された
とき、設定された値が前記のプリセットカウン夕にセッ
トされ、これが分周回路２２からのタイミングカウント
クロック信号でカウントされ、カウントが終了するごと
にパルス信号を発生し、前記レジスタの値が再設定され
て各周期設定値Ｎａｌ　ｔ　Ｎ　ｂｌ＋　Ｎ　Ｃｌ　＊
　　●●●に対応した周期的なパルス信号を、タイミン
グカウント回路３１ａではレートパルス信号として順次
発生し、タイミングカウント回路３ｌｂ，３１ｃ●●●
では位相クロック信号として順次発生する。なお、デー
タメモリ３３ａ＋　　３３ｂｓ　　３３ｃ．　　参ｍｍ
にそれぞれ設定される周期設定値Ｎ　ａ１＊　Ｎ　ｂｌ
ｖ　Ｎ　ｃｓ　＋４Ｉ４１●は、パターン発生器７から
リアルタイムでＲＴＴＣ信号（リアルタイムタイミング
コントロール信号）として与えられる。また、タイミン
グカウント回路３１ａから戻る信号２２ｂはカウンタブ
リセット信号である。

各タイミングカウント回路から得られる周期的なパルス
信号は、次に遅延回路マトリックスと３２　ａｔ　３　
２　ｂ＋　　３　２　Ｃ＊　　”　”　”にそれぞれ人
力される。各遅延回路マトリックス３２ａ．３２ｂ．３
２ｃ，●●●は、基準クロック信号の分解能以ドの時間
を付加して、レートパルス信号あるいは位相クロック信
号の発生タイミングを調整する回路であって、例えば、
数十ｎｓ〜数百ｎｓ程度の周期で発生するパルス信号に
対してＩｎｓ単位でｌｎｓ〜１０ｎｓ範囲の程度の遅延
時間が選択でき、時間調整が可能なものである。

各遅延回路マトリックスの遅延時間の選択は、前記の周
期選択と同様にデータメモ！Ｊ　３　３　ａｓ　　３３
ｂ＋　３３ｃ，　　●●●に与えられる遅延時間につい
てのタイミング設定値Ｎａ２　ｅ　Ｎｂ２　＊　ＮＣ２
　＊＃拳●の値により行われる。そこで、それぞれの遅
延回路マトリックスは、前記の各タイミング設定値をそ
れぞれ対応して受けてそれに対応する遅延時間をタイミ
ングカウント回路から受けた周期的なパルス信号に与え
る。

なお、ＲＴＴＣ制御でない場合には、各データメモリ３
３ａ，３３ｂ，３３ｃ，＊　ｅ　＊に設定される周期設
定値Ｎａ１，Ｎｂｌ，Ｎｃｌ，●●●と、タイミング設
定値Ｎ　ａ２１　Ｎ　ｂ２ｔ　Ｎ　Ｃ２　ｔ●●●とは
、ＣＰＵ１２からテスト開始前にあらかじめ設定され、
それに応じてレートパルスと各位相クロック信号とが発
生する。

このようにして各遅延回路マトリックスにより適切な値
に遅延されたレートパルス信号，各位相クロック信号は
、次に波形発生回路４ａ＋　　４ｂ＋Φ●●にそれぞれ
加えられる。

各波形発生回路４ａｔ　４ｂｔ　　●−●（以ド、その
１つを波形発生回路４で代表する）は、そのセレクタ５
ａにより波形整形に必要なタイミング位相を持つ位相ク
ロック信号を選択する。この選択は、ＣＰＵ１２からあ
らかじめ送出されてセレクトデータレジスタ５ｂに設定
されたデータにより行われる。

ここで、選択された位相クロック信号は、通常、それぞ
れ立」一かり側の遅延回路６ａと立下がり側の遅延回路
６Ｃに加えられる。もちろんいずれか・方だけでもよい
。遅延回路６ａの遅延時間は、ＣＰＵ１２からあらかじ
め送出された遅ｆＩｔｔｉ設定レジスタ６ｂの設定デー
タにより決定され、それにより選択された遅延量だけス
キュー補正された位相クロック信号が波形フォーマツタ
フに立上がりタイミングパルスとして送出される。同様
に遅延回路６Ｃの遅延時間は，ＣＰＵ１２からあらかじ
め送出された遅延量設定レジスタ６ｄの設定データによ
り決定され、これによる遅延量だけスキュー補正された
位相クロック信号が波形フォーマツタフに立ドがりタイ
ミングパルスとして送出される。

このことでパターン発生器１１から波形フォーマツタフ
に加えられているパターンデータが所定のタイミングで
立上がり、立下がるか、逆に立下がり、立ち上がるか、
立ち上がるだけか、立ドがるだけか、いずれかのテスト
波形として整形されて被測定デバイス（ＤＵＴ）の選択
されたピンにピンエレクトロニクス回路８を介して出力
される，ところで、先のｃｐｕｔ２から設定されるセレ
クトデータレジスタ５ｂと、遅延量設定レジスタｅｂ，
ｅａのデータは、メモリ１３に記憶されたＮＭ時間の記
憶テーブルを参照してＣＰＵ１２で発生する。

次に、この点について説明すると、メモリ１３には、第
２図（ａ）に示されるような位相クロック●ピンスキュ
ー補正量テーブル１３ａと、同図（ｂ）に示されるよう
な遅廷回路６　ａ　＊　　６　ｃ　（これらは同一の回
路とする）のＮＭ量とそのタップ爵号とを対比したタッ
プ番号テーブル１３ｂ１そして、遅延データ算出／設定
プログラム１３ｃとが格納されている。

位相クロック●ピンスキュー補正量テーブルｌ３ａは、
図示するように、選択される位相クロック信号の識別番
号とテスト波形が加えられるピン番号とのマトリックス
テーブルであって、その交点に求めるスキュー補正量が
記憶されていて、位相クロック信号きピン番号とが選択
されることでスキュー補正電が検索される。ここで記憶
されているスキュー補正量は、実際にパターン発生回路
が組立てられた場合にそのハードウエアの回路において
ある番号の位相クロック信号とあるピン番吋とが選択さ
れたときに、それにより決定される実際のシグナルパス
において実際に測定して得た実測のスキュー補正酸（補
正遅延時間）として与えられたものである。なお、これ
は、配線の長さや回路の動作遅延時間等から計算により
算出されてもよい。

そこで、テストとして設定されるべきタイミング値ＴＪ
（レートパルスからの時間）が外部から人力される（プ
ログラムとしての設定される場合も含む）と、ｉ！！延
データ算出／設定プログラムｌ３ｃは、タイミング発生
ｉｆでこのタイミング値ＴＪ！に最も近くてこれより少
し手前の短い時間タイミングで発生するカウント値をタ
イミングカウント回路３１ｂ＊３１ｃ，●●●の１つに
設定する（この場合、逆にあらかじめ設定されたカウン
トからそれに近いある番号の位相クロック信号を選択し
てもよい）。その位相クロック信号のレートパルスから
の時間をＴｓとすると、これらの差の時間Ｔｄは、Ｔｄ
＝ＴＪ−Ｔｓとなる。

また、時間Ｔｓの位相クロック信号となる選択された位
相クロック信号の番号とテスト波形を加えるピン番号と
により第２図（ａ）の位相クロック●ピンスキュー補正
量テーブル１３ａを参照してそのときのシグナルパスの
スキュー補正ｍ　Ｔ　ｃを得る。ここで、遅延データ算
出／設定プログラム１３ｃは、設定遅延時間Ｔｄｃ＝Ｔ
ｄ　＋Ｔｃを算出する。

次に、遅延データ算出／設定プログラム１３ｃは、設定
遅延時間Ｔｄｃに一致するか、これに最も近い遅延時間
のタップ番号をタップ番号テーブル１３ｂを参照して得
て、ＣＰＵ１２により、こうして得たタップ番号を選択
するデータを立上がりタイミングが指定されているとき
には立上がり側の遅延回路６ａの遅延時間設定レジスタ
６ｂに、１７．ドがりタイミングが指定されているとき
には）７．ドがり側の遅延同路６ｃの遅延時間設定レジ
スタ６ｄとに設定する。このとき同時に、ＣＰＵ１２は
、選択された位相クロツク信号の番号に対応してそれを
選択するデータをセレクトデータレジスタ５ｂにも送出
する。

以Ｉ−のようにすることで、シェアード拳リソース方式
においても、ピン対応で選択する位相クロック信号対応
にきめ細かく、適正にスキュー補正したテスト波形を発
生させることができる。

以−ヒ説明してきたが、実施例では、分周回路により基
準クロック信号を分周してタイミングカウントクロック
信号を発生しているが、分周回路により分周することな
く、基準クロック信号を直接タイミングカウントクロッ
ク信号としてタイミングカウント回路でカウントするよ
うにしてもよいことはもちろんである。したがって、分
周回路は必ずしも必要ではない。

［発明の効果］ 以上の説明から理解できるように、この発明にあっては
、波形発生回路に遅延時間が設定できる遅延回路を設け
て、設定されたタイミング時間と位相クロツク信号のタ
イミング時間との差の時間に、さらに位相クロック信号
とピンにより決定される実際に測定し、又は計算された
シグナルパスのスキュー補正量を加えた遅延時間だけ位
相クロック信号を遅延させて波形フォーマツタに対する
タイミングパルスを生成するようにしているので、タイ
ミング選択をする場合に、パーピン方式を採用しなくて
も、また、補正量を意識することなしに正しいタイミン
グに近いテスト波形を発生させることが容易にできる。

その結果、回路規模が小さくできるシェアードリソース
方式であって、かつ、選択する位相クロノク信号に関係
なしに正確なタイミングでテスト波形を発生させること
ができる。

【図面の簡単な説明】

第１図は、この発明のテスト波形発生方式を適用したテ
スターのタイミング発生器，波形発生回路を中心とした
一実施例の構成のブロック図、第２図は、その制御回路
のメモリにおけるスキュー補正のための遅延時間につい
てテーブルの説明図である。 １・・・タイミング信号発生回路、 ２・・・カウントクロツク発生部、 ３・・・タイミングクロック発生部、 ４．４ａ，４ｂ・・・波形発生回路、 ５ａ・・・セレクタ、５ｂ・・・セレクトデータレジス
タＮ　Ｂａｔ　ｅｂ・・・遅延回路、Ｏｃｔ　８ｄ・・
・遅延；ｉ設定レジスタ、７・・・彼形フォーマツタ、
１１・・・パターン発生器、１２・・・ＣＰＵ１１３・
・・メモリ、１３ａ・・・位相クロック●ピンスキュー
補＋Ｅｆｆｉテーブル、１３ｂ・・・タップ番号テーブ
ル、１３ｃ・・・遅延データ算出／設定プログラム、２
１・・・基準クロック信号発生回路、２　２−・・分周
回路、３１ａ，３１ｂｔ　３１ｃ””タイミングカウン
ト回路、 ３２ａ．３２２，３２ｃ・・・遅姓回路マトリックス、
３　３　ａ＋　　３　３　ｂｔ　　３　３　ｃ　”・デ
ータメモリ。

Claims (2)

【特許請求の範囲】
1. （１）位相の異なる複数のタイミング信号をそれぞれ発
   生するタイミング発生器と、前記複数のタイミング信号
   をそれぞれ受けて第１の制御情報に応じて所定のタイミ
   ング信号を選択するセレクタと第２の制御情報に応じて
   あらかじめ決められた複数の遅延量の１つが選択でき、
   前記セレクタの出力として得られるタイミング信号を選
   択された遅延量分遅延させて出力する遅延回路とこの遅
   延回路により遅延したタイミング信号を受けてこれによ
   り波形整形したテスト波形を発生する波形フォーマツタ
   とを有する複数の波形発生回路と、第１の制御情報と第
   ２の制御情報をと発生し、第１の制御情報を前記セレク
   タに加え、第２の制御情報を前記遅延回路に加える制御
   装置とを備え、第１の制御情報は、外部からテスト波形
   の立上がり及び立下がりのいずれか一方のタイミング時
   間が設定されたときに、それに一番近く、それより手前
   のタイミングとなる位相を持つタイミング信号を前記複
   数のタイミング信号の中から選択するものであり、第２
   の制御情報は、第１の制御情報により選択されるタイミ
   ング信号と前記テスト波形が送出されるピンとで決定さ
   れるスキュー補正時間と前記外部から設定されたタイミ
   ングの時間から第１の制御情報により選択されるタイミ
   ング信号の位相で決定される時間を引いた差の時間との
   和として得られる時間と同じかこれに最も近い遅延時間
   を選択するものであることを特徴とするテスト波形発生
   方式。
2. （２）スキュー補正時間は、複数の位相のそれぞれのタ
   イミング信号とテスト波形が送出されるピンとの関係で
   １対１に決定されるテーブルとして記憶されていること
   を特徴とする請求項１記載のテスト波形発生方式。