JPH03214238A - 信号処理プロセッサ - Google Patents
信号処理プロセッサInfo
- Publication number
- JPH03214238A JPH03214238A JP971090A JP971090A JPH03214238A JP H03214238 A JPH03214238 A JP H03214238A JP 971090 A JP971090 A JP 971090A JP 971090 A JP971090 A JP 971090A JP H03214238 A JPH03214238 A JP H03214238A
- Authority
- JP
- Japan
- Prior art keywords
- program
- address
- data
- start address
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 20
- 230000004044 response Effects 0.000 claims description 4
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 5
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理プロセッサに関し、特にメモリに格納
したプログラムをある周期単位で起動する信号処理プロ
セッサに関する。
したプログラムをある周期単位で起動する信号処理プロ
セッサに関する。
従来、この種の信号処理プロセッサは、実行プログラム
を切換える動作をするために、実行中のプログラム格納
メモリと同等のメモリを複数個備え、外部からの要求に
より実行させるプログラムの格納メモリを切換えること
により処理内容の切換が行なわれている。
を切換える動作をするために、実行中のプログラム格納
メモリと同等のメモリを複数個備え、外部からの要求に
より実行させるプログラムの格納メモリを切換えること
により処理内容の切換が行なわれている。
第5図はかかる従来の一例を示す信号処理プロセッサの
ブロック図であり、また第6図は第5図に示すプロセッ
サの処理フロー図である。
ブロック図であり、また第6図は第5図に示すプロセッ
サの処理フロー図である。
第5図および第6図に示すように、従来の信号処理プロ
セッサIAは信号処理プロセッサIA内でRAM1なる
メモリ5Aに格納されたプログラムを実行しているとす
る。ここで、外部マイコン7により処理内容変更の要求
があると、信号処理プロセッサIAはセレクタ14を切
換え、RAM2なるメモリ5Bに格納されているプログ
ラムの実行に切換える。尚、RAM5A、5Bのプログ
ラムの実行番地はプログラムカウンタ(、P C)4A
から与えられ、またデコーダ6はプログラム内容を変換
し各種信号を演算ユニット等へ出力する。
セッサIAは信号処理プロセッサIA内でRAM1なる
メモリ5Aに格納されたプログラムを実行しているとす
る。ここで、外部マイコン7により処理内容変更の要求
があると、信号処理プロセッサIAはセレクタ14を切
換え、RAM2なるメモリ5Bに格納されているプログ
ラムの実行に切換える。尚、RAM5A、5Bのプログ
ラムの実行番地はプログラムカウンタ(、P C)4A
から与えられ、またデコーダ6はプログラム内容を変換
し各種信号を演算ユニット等へ出力する。
上述した従来の信号処理プロセッサは、プログラムを格
納するメモリを複数個必要とするため、ハードウェアが
大きくなるという欠点があり、しかもメモリのサイズは
あらかじめ区切られているため短かいプログラムを複数
切換る時なとメモリの有効活用が難かしいという欠点が
ある。
納するメモリを複数個必要とするため、ハードウェアが
大きくなるという欠点があり、しかもメモリのサイズは
あらかじめ区切られているため短かいプログラムを複数
切換る時なとメモリの有効活用が難かしいという欠点が
ある。
本発明の目的は、かかるハードウェアを縮少し、メモリ
の有効活用を実現する信号処理プロセッサを提供するこ
とにある。
の有効活用を実現する信号処理プロセッサを提供するこ
とにある。
本発明の信号処理プロセッサは、プログラムを格納する
メモリ回路と、前記プログラムのスター1へアドレスデ
ータを外部より受け収り保持するスタートアドレス保持
回路と、前記スタートアドレス値を処理周期ごとに前記
スタートアドレス保持回路からロードされるプログラム
カウンタとを有し、外部要求に対して前記メモリ回路か
ら読出す処理プログラムを切換えるように構成される。
メモリ回路と、前記プログラムのスター1へアドレスデ
ータを外部より受け収り保持するスタートアドレス保持
回路と、前記スタートアドレス値を処理周期ごとに前記
スタートアドレス保持回路からロードされるプログラム
カウンタとを有し、外部要求に対して前記メモリ回路か
ら読出す処理プログラムを切換えるように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第一の実施例を示す信号処理プロセッ
サのブロック図である。
サのブロック図である。
第1図に示すように、本実施例は外部の要求により実行
するプログラムを瞬時に替えることの必要な適応型の処
理に用いられる。すなわち、信号処理プロセッサ1はプ
ログラムのスタートアドレスデータを外部マイコン7よ
り受け付けるシフトレジスト2と、このレジスタ2のデ
ータをラッチするラッチ回路3と、プログラムの実行周
期であるfsクロックによりラッチ回路3からロードさ
れるプログラムカウンタ4と、プログラムカウンタ(P
C>4の出力によりアクセスされ且つプログラムを格納
しているRAM5と、RAM5のデータを変換し演算ユ
ニット(図示省略)他へ送出するデコーダ6とを有して
いる。
するプログラムを瞬時に替えることの必要な適応型の処
理に用いられる。すなわち、信号処理プロセッサ1はプ
ログラムのスタートアドレスデータを外部マイコン7よ
り受け付けるシフトレジスト2と、このレジスタ2のデ
ータをラッチするラッチ回路3と、プログラムの実行周
期であるfsクロックによりラッチ回路3からロードさ
れるプログラムカウンタ4と、プログラムカウンタ(P
C>4の出力によりアクセスされ且つプログラムを格納
しているRAM5と、RAM5のデータを変換し演算ユ
ニット(図示省略)他へ送出するデコーダ6とを有して
いる。
第2図(a) (b)はそれぞれ第1図に示すRA
Mの概略図およびプログラム処理フロー図であり、また
第3図は第1図に示す各種信号および回路の動作タイミ
ング図である。
Mの概略図およびプログラム処理フロー図であり、また
第3図は第1図に示す各種信号および回路の動作タイミ
ング図である。
第2図(a)に示すように、RAM5はスター) (s
tart)およびホルト(HA L T )で区切られ
たプログラムAおよびプログラムBを記憶している。ま
た、第2図(b)に示すように、信号処理をプロセッサ
1はプログラムAの実行が終了すると、プログラムの切
換要求に基づき、プログラムBのスターI・アドレスの
設定を行なう。しかる後、プログラムBの実行が行なわ
れる。
tart)およびホルト(HA L T )で区切られ
たプログラムAおよびプログラムBを記憶している。ま
た、第2図(b)に示すように、信号処理をプロセッサ
1はプログラムAの実行が終了すると、プログラムの切
換要求に基づき、プログラムBのスターI・アドレスの
設定を行なう。しかる後、プログラムBの実行が行なわ
れる。
かかる信号処理プロセッサ1はプログラムカウンタ71
によりf5クロック端子8からのfs単位にO番地より
RAM5に格納されているプログラムAを実行しα番地
でHA L T状態になるまで処理を行なう。通常この
処理をf5毎にくり返すが、ここで処理内容を換えると
いう要求が外部で生じた場き、マイコン7は第2図(a
)に示すプログラムスタートアドレスβを信号処理プロ
セッサ1に伝える6本実施例では、第3図に示すように
、DATA、CLK、STBという信号により8bit
のアドレスデータを伝える。このデータを信号処理プロ
セッサ1はシフトレジスタ2によりパラレル変換し、こ
のパラレル8bitのアドレスデータをSTB信号によ
ってラッチ回路3に保存する。ラッチ回路3にアドレス
データが保存されると、通常fs単位に′0′′をロー
ドしていたパラレルロード機能付プログラムカウンタ4
は、次のfSでアドレスデータβをロードする。
によりf5クロック端子8からのfs単位にO番地より
RAM5に格納されているプログラムAを実行しα番地
でHA L T状態になるまで処理を行なう。通常この
処理をf5毎にくり返すが、ここで処理内容を換えると
いう要求が外部で生じた場き、マイコン7は第2図(a
)に示すプログラムスタートアドレスβを信号処理プロ
セッサ1に伝える6本実施例では、第3図に示すように
、DATA、CLK、STBという信号により8bit
のアドレスデータを伝える。このデータを信号処理プロ
セッサ1はシフトレジスタ2によりパラレル変換し、こ
のパラレル8bitのアドレスデータをSTB信号によ
ってラッチ回路3に保存する。ラッチ回路3にアドレス
データが保存されると、通常fs単位に′0′′をロー
ドしていたパラレルロード機能付プログラムカウンタ4
は、次のfSでアドレスデータβをロードする。
従って、10グラムはβ番地から実行され、プログラム
Bの処理を行なう。このfs毎のβ番地のロードは以後
マイコンマよりスタートアドレスの変更が無い限り繰り
返される。
Bの処理を行なう。このfs毎のβ番地のロードは以後
マイコンマよりスタートアドレスの変更が無い限り繰り
返される。
第4図は本発明の第二の実施例を示す信号処理プロセッ
サのブロック図である。
サのブロック図である。
第4図に示すように、本実施例の信号処理プロセッサ1
は外部のマイコン7からプログラムのスタートアドレス
データをもらうレジスタ9〜11を有し、それぞれプロ
グラムのスタートアドレスデータを保持している。また
、切換器(MUX>12はレジスタ9〜11に保持され
ている3つのスタートアドレスデータを切換え、その制
御は切換端子13により切換えられる。切換えられたス
タートアドレスデータはfSクロック端子8からのfs
同周期とにプラグラムカウンタ4にロードされ、fs同
周期とにプログラムは指定したスタートアドレスより処
理を開始する。
は外部のマイコン7からプログラムのスタートアドレス
データをもらうレジスタ9〜11を有し、それぞれプロ
グラムのスタートアドレスデータを保持している。また
、切換器(MUX>12はレジスタ9〜11に保持され
ている3つのスタートアドレスデータを切換え、その制
御は切換端子13により切換えられる。切換えられたス
タートアドレスデータはfSクロック端子8からのfs
同周期とにプラグラムカウンタ4にロードされ、fs同
周期とにプログラムは指定したスタートアドレスより処
理を開始する。
このように、信号処理プロセッサ1の内部にスタートア
ドレスデータを複数保持し、それを切換えることによっ
てもプログラム処理の切換を実現することが出来る。
ドレスデータを複数保持し、それを切換えることによっ
てもプログラム処理の切換を実現することが出来る。
以上説明したように、本発明の信号処理プロセッサは、
外部マイコンよりプログラムスタートアドレスを受け且
つ保持し一定周期毎にプログラムカウンタにロードする
ことにより、複数の処理プログラムを実行させる場合で
もそのプログラムを同じメモリ上に書くことが出来るた
め、メモリ部のハードウェアを削減出来るという効果が
ある。また、本発明はプログラムの長さによらずメモリ
上に自由に複数プログラムを書くことが可能であるため
、メモリが非常に有効に使用出来るという効果がある。
外部マイコンよりプログラムスタートアドレスを受け且
つ保持し一定周期毎にプログラムカウンタにロードする
ことにより、複数の処理プログラムを実行させる場合で
もそのプログラムを同じメモリ上に書くことが出来るた
め、メモリ部のハードウェアを削減出来るという効果が
ある。また、本発明はプログラムの長さによらずメモリ
上に自由に複数プログラムを書くことが可能であるため
、メモリが非常に有効に使用出来るという効果がある。
第1図は本発明の第一の実施例を示す信号処理プロセッ
サのブロック図、第2図(a>、(b)はそれぞれ第1
図に示すRAMの概略図およびプログラム処理フロー図
、第3図は第1図に示す各種信号および回路の動作タイ
ミング図、第4図は本発明の第二の実施例を示す信号処
理プロセッサのブロック図、第5図は従来の一例を示す
信号処理プロセッサのブロック図、第6図は第5図に示
すプロセッサの処理フロー図である。 1・・信号処理プロセッサ、2・・・シフトレジスタ、
3・・・ラッチ回路、4・・・プログラムカウンタ(P
C)、5・・・メモリ回路(RAM)、6・・・デコー
ダ、7・・・外部マイコン、8・・・fsクロック、9
〜11・・・レジスタ、12・・・切換え器(MUX)
3・・・切換端子。
サのブロック図、第2図(a>、(b)はそれぞれ第1
図に示すRAMの概略図およびプログラム処理フロー図
、第3図は第1図に示す各種信号および回路の動作タイ
ミング図、第4図は本発明の第二の実施例を示す信号処
理プロセッサのブロック図、第5図は従来の一例を示す
信号処理プロセッサのブロック図、第6図は第5図に示
すプロセッサの処理フロー図である。 1・・信号処理プロセッサ、2・・・シフトレジスタ、
3・・・ラッチ回路、4・・・プログラムカウンタ(P
C)、5・・・メモリ回路(RAM)、6・・・デコー
ダ、7・・・外部マイコン、8・・・fsクロック、9
〜11・・・レジスタ、12・・・切換え器(MUX)
3・・・切換端子。
Claims (1)
- プログラムを格納するメモリ回路と、前記プログラム
のスタートアドレスデータを外部より受け取り保持する
スタートアドレス保持回路と、前記スタートアドレス値
を処理周期ごとに前記スタートアドレス保持回路からロ
ードされるプログラムカウンタとを有し、外部要求に対
して前記メモリ回路から読出す処理プログラムを切換え
ることを特徴とする信号処理プロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP971090A JPH03214238A (ja) | 1990-01-19 | 1990-01-19 | 信号処理プロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP971090A JPH03214238A (ja) | 1990-01-19 | 1990-01-19 | 信号処理プロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03214238A true JPH03214238A (ja) | 1991-09-19 |
Family
ID=11727809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP971090A Pending JPH03214238A (ja) | 1990-01-19 | 1990-01-19 | 信号処理プロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03214238A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002073351A (ja) * | 2000-08-29 | 2002-03-12 | Pacific Design Kk | データ処理ユニット、データ処理装置および制御方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63733A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | プログラム実行処理方式 |
-
1990
- 1990-01-19 JP JP971090A patent/JPH03214238A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63733A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | プログラム実行処理方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002073351A (ja) * | 2000-08-29 | 2002-03-12 | Pacific Design Kk | データ処理ユニット、データ処理装置および制御方法 |
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