JPH03211913A - Delay circuit - Google Patents
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- Pulse Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルス波形の前縁および後縁に対して1選択
的に遅延量を変えることかできる遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a delay circuit that can selectively change the amount of delay for one of the leading and trailing edges of a pulse waveform.
論理1路の高速・高精度化に伴い、タイミング精度が]
L蚤なaflとなってきている。ところで回路に用いら
れている個々の部品、配線長2配麹容量叫は、はらつき
かあり、信号のタイミングが所望の値とならない、この
ため、信号の経路に遅延回路を挿入し、その遅延量を変
え、所望のタイミングに合わせる必要かある。また1回
路に用いられている能動素子の立上りと立下り特性が異
なるため、パルス波形の前縁と後縁のタイミングを個別
に1lli整する必要がある。As logic 1 path becomes faster and more accurate, timing accuracy improves]
L flea afl is becoming. By the way, the individual components used in the circuit, the wiring length, the wiring length, the wiring capacity, etc., vary, and the timing of the signal does not reach the desired value. Therefore, a delay circuit is inserted in the signal path, and the delay is Is it necessary to change the amount and adjust it to the desired timing? Furthermore, since the rise and fall characteristics of the active elements used in one circuit are different, it is necessary to adjust the timing of the leading edge and trailing edge of the pulse waveform individually.
ここで、第6区は、従来の遅延回路の回路構成図、第7
図は、その回路における各波形図、第8図は、その遅延
特性図である。この回路には、4+1開昭59−3!5
926号公報に記載のように、差動増幅器を用い、ない
しはコンパレータ、ラインレシーバ等の電圧比戦機能を
もつバッファ回路(以下、第一のコンパレータという)
10入力端子IN。Here, the 6th section is a circuit configuration diagram of a conventional delay circuit, and the 7th section is a circuit diagram of a conventional delay circuit.
The figure is a diagram of each waveform in the circuit, and FIG. 8 is a diagram of its delay characteristics. This circuit has 4+1 Kaisho 59-3!5
As described in Publication No. 926, a buffer circuit using a differential amplifier or having a voltage ratio function such as a comparator or a line receiver (hereinafter referred to as a first comparator)
10 input terminal IN.
INにパルスか入力されて、その出力電子は、積分回路
としての抵抗5.4と可変容量ダイオード5゜および、
抵抗6.7と可変容量ダイオード6とに接続されている
。A pulse is input to IN, and the output electrons are passed through a resistor 5.4 as an integrating circuit, a variable capacitance diode 5°, and
It is connected to a resistor 6.7 and a variable capacitance diode 6.
そして、これらの可変容量ダイオード5.8には可変の
逆バイアス電圧Vjが印加されるようになっており、こ
の電圧Vjを変化させることにより、可変容量ダイオー
ド5,8の容量か変化し1回路の時定数が変るので、第
二のコンパレータ2の否定伺入力9の波形は、第7図の
(、<)のように、立上り。A variable reverse bias voltage Vj is applied to these variable capacitance diodes 5.8, and by changing this voltage Vj, the capacitance of the variable capacitance diodes 5 and 8 changes, resulting in one circuit. Since the time constant of changes, the waveform of the negative input 9 of the second comparator 2 rises as shown in (, <) in FIG.
!下り時間が破線で示すように変化する。! The downlink time changes as shown by the broken line.
なお、第7図では、可変容量ダイオード5,8の容量を
小としたときの倣形を実−で、また、容量を大としたと
きの波形を破線で、それぞれ、示した。In FIG. 7, the waveform when the capacitance of the variable capacitance diodes 5 and 8 is made small is shown in real form, and the waveform when the capacitance is made large is shown in broken lines.
また、この回路において、第二のコンパレータ2の肯定
側人力10の波形は、下記の通りである。Further, in this circuit, the waveform of the positive side human power 10 of the second comparator 2 is as follows.
すなわち、ダイオード11か抵抗5に並列に接続されて
いるため、第一のコンパレータ1の出力がLoレベルか
らHルベルに遷移するときには、ダイオード11は導通
状態となり、Ii]変容量ダイオード5を短時間で充電
する。That is, since the diode 11 is connected in parallel to the resistor 5, when the output of the first comparator 1 changes from the Lo level to the H level, the diode 11 becomes conductive, and the variable capacitance diode 5 is switched on for a short time. Charge it with
一方、第一ノニンパレータ1の出力力H: L/ ヘル
からL#レベルに遷移するときには、ダイオード11に
は逆バイアス電圧r1か加えられて不4過となり可変容
量ダイオード5に充電された電荷は、抵抗3.4によっ
て徐々に放電され、第7図(−)に示すような波形とな
る。On the other hand, when the output power of the first nonimparator 1 changes from the L/H level to the L# level, the reverse bias voltage r1 is applied to the diode 11, and the electric charge charged in the variable capacitance diode 5 is It is gradually discharged by the resistor 3.4, resulting in a waveform as shown in FIG. 7 (-).
このように、第二のコンパレータ2には、第7図の(i
+ 、 (mlのような波形が入力され、第二のコンパ
レータ2からは、第7図のび)のような波形が出力され
る。In this way, the second comparator 2 has (i
A waveform such as +, (ml) is input, and a waveform as shown in FIG. 7 is output from the second comparator 2.
このようにして、可変容量ダイオードの容量を変化させ
ると、この回路の遅延量が変化するが。If the capacitance of the variable capacitance diode is changed in this way, the amount of delay in this circuit will change.
これは、入力波形の立下りについて、大きな効果がある
。This has a great effect on the fall of the input waveform.
すなわち、立上りと立下りとを分離して、遅延量の制御
が行なえる。That is, the amount of delay can be controlled by separating the rising and falling edges.
第8図は、この回路の特性を示す。FIG. 8 shows the characteristics of this circuit.
すなわち、第8図は、第一、第二の;ンバレータ1,2
として、エミッタ結合論理(ECL )ラインレシーバ
HD 100114 (8豆製)、可変容量ダイオード
5.8としCI SV 124 (日立&)、ダイオー
ド11として155165 (日立製)を使用したとき
の。That is, FIG. 8 shows the first and second;
When using an emitter-coupled logic (ECL) line receiver HD 100114 (manufactured by 8 beans), a CI SV 124 (Hitachi &) as the variable capacitance diode 5.8, and a 155165 (manufactured by Hitachi) as the diode 11.
司変容蓋ダイオード5.8に印加するバイアス電圧r1
と、この回路での伝葦遅地時間tpdとの関係を示す。Bias voltage r1 applied to transformer cap diode 5.8
, and the transmission delay time tpd in this circuit.
区示のように、バイアス電圧V1を2〜14F’に変化
させたとき、立下りでの伝臘遅凰時間の変化量(以下、
tpd−fという。)は、同図Aのように、7.18%
蹴から420 aweに変化する。As shown in the diagram, when the bias voltage V1 is changed from 2 to 14F', the amount of change in the transmission delay time at the falling edge (hereinafter referred to as
It is called tpd-f. ) is 7.18%, as shown in Figure A.
Changes from kick to 420 awe.
このときの立上りでの伝搬遅延時間の変化量(以下、t
pd・デという、)は、同図Bのように、五12島蹴か
ら、128s蹴に変化している。The amount of change in propagation delay time at the rise at this time (hereinafter, t
pd de) has changed from 512 island kicks to 128 s kicks, as shown in Figure B.
この特性曲線は、立下りを積極的に変化させようとする
ときのものであり、この遅延回路を用いての、たとえは
、メモリICテストにオケる入出力に係る各タイミング
を合せるため、その立上りは変化しないことが望ましい
。This characteristic curve is used when trying to actively change the falling edge, and when using this delay circuit, for example, in order to match the timing of input and output for memory IC testing. It is desirable that the rise does not change.
ここで、立上りでのt pd−rと、立下りでのtpt
・fとの遅延時間の1化量の比をとって1分難度ダ=
tpd−j/ tpt−r と定&すると、この分離
度ηの&は、大きいはと、回路の特性は慣れている。Here, tpd-r at the rising edge and tpt at the falling edge.
・Difficulty level is 1 minute by taking the ratio of the amount of delay time to f =
If & is defined as tpd-j/tpt-r, & of this degree of separation η is large, and the characteristics of the circuit are familiar to us.
ところで、第6図の遅延回路では、諾7図の特性曲線か
ら求まるように、その分j11度ηの亀は。By the way, in the delay circuit shown in FIG. 6, as can be found from the characteristic curve shown in FIG.
4.74である。It is 4.74.
そして、この飯では、立上りを変化させようとすると、
付随的に、立上りも変化してしまい、高い精度で高速に
タイミング調整を行なう場合には、この分離度ηの値で
は不足である。And with this rice, if you try to change the rise,
Incidentally, the rising edge also changes, and this value of the degree of separation η is insufficient when performing timing adjustment with high precision and high speed.
すなわち、この遅延回路は、分離度に乏しいといえ、未
だ十分でないものであり、又、可変容量ダイオードを使
用しているため、制御電圧範囲として2〜20Vの高電
圧が必要であり、可変容量ダイオードの容量は?Fオー
ダから三百?F程度の値であり、抵抗は回路の安定性よ
り数十〜数百Ωの値であるため、最大可変遅延量は、用
いている可変容量ダイオードと抵抗の値により決定され
、ある値に固定されていた。さらに使用素子として。In other words, this delay circuit can be said to have poor isolation, which is still insufficient, and since it uses a variable capacitance diode, a high voltage of 2 to 20 V is required as a control voltage range, and the variable capacitance What is the capacity of the diode? 300 from F order? The maximum variable delay amount is determined by the value of the variable capacitance diode and resistor used, and is fixed at a certain value. It had been. Furthermore, as a used element.
可変容量ダイオードと、コンパレータが混在しているた
め、半導体IC工程上、ワンチップのモノリシックIC
化に、し難いという欠点があった。Because a variable capacitance diode and a comparator are mixed, it is a one-chip monolithic IC in the semiconductor IC process.
The disadvantage was that it was difficult to convert.
本発明の目的は、さきに開発したものの不十分さを解消
し、パルス信4!波形の立上り9文下りに対する遅延の
、それぞれ独立した選択性の良好で。The purpose of the present invention is to overcome the insufficiency of the previously developed one, and to solve the insufficiency of the pulse signal 4! Good selectivity of independent delays for the rising and falling waves of the waveform.
制動電圧が小さく、最大可変!!鷺待時間任意に設定で
き、モノリシックIC化可能な回路を提供することにあ
る。Braking voltage is small and maximum variable! ! The purpose of the present invention is to provide a circuit in which the waiting time can be arbitrarily set and which can be made into a monolithic IC.
cII題を解決するための手段〕
上記目的を過酸するために、オープンエミッタないしオ
ープンコレクタ出力をもつ第一のコンパレータの出力と
、第二のコンパレータの肯定ないし否定入力との間に、
コンデンサと抵抗とでCR積分回路を配設し、そのコン
デンサは、スイッチと直列に接続され、かつ、それが多
数個並列に接続され、第二のコンパレータの他の入力端
子に一定の直流比較電圧を印加して、スイッチの0N−
01#により容量か変化し遅延時間を変化させるように
襖成したものである。Means for solving the cII problem] In order to achieve the above purpose, between the output of the first comparator having an open emitter or open collector output and the affirmative or negative input of the second comparator,
A CR integration circuit is arranged with a capacitor and a resistor, the capacitor is connected in series with a switch, and a large number of them are connected in parallel, and a constant DC comparison voltage is applied to the other input terminal of the second comparator. 0N- of the switch by applying
01#, the screen is constructed so that the capacity changes and the delay time changes.
また、コンデンサを、スイッチにより接続、切断し、容
量可変を行なうことで、制動電圧を小さくした。Additionally, the braking voltage was reduced by connecting and disconnecting the capacitor with a switch to vary the capacitance.
さらに、使用素子か、コンパレータ、スイッチ回路、容
量勢なので通常のバイポーラICのプロセスで製作可能
で、モノリシックIC化できる。Furthermore, since the elements used are comparators, switch circuits, and capacitors, they can be manufactured using normal bipolar IC processes and can be made into a monolithic IC.
〔作 用〕
本発明の遅延回路は、第一のコンパレータ出力と、第二
のコンパレータ否定傭人力との間に、CB積分回路を設
けたものであり、第一のコンパレータ出力波形が、立上
る時の、第二のコンパレータの否定側入力波形は、第一
のコンパレータの出力回路がオープンエミッタであるた
め、導通状態とナリ、第一のコンパレータの出力立上り
と同じ速さで立上る・
次に、第一のコンパレータ出力波形か、立下る時の、第
二のコンパレータの不定側入力波形は、第一のコンパレ
ータの出力回路がOFI’するので。[Function] The delay circuit of the present invention is one in which a CB integration circuit is provided between the first comparator output and the second comparator negative force, and the first comparator output waveform rises. Since the output circuit of the first comparator is an open emitter, the negative input waveform of the second comparator at the time is not in a conductive state and rises at the same speed as the output rise of the first comparator. , since the first comparator output waveform or the second comparator's undefined input waveform when falling, the output circuit of the first comparator is OFI'.
非導通状態となり、CR積分回路のコンデンサと。It becomes non-conductive and connects to the capacitor of the CR integration circuit.
抵抗の時定数により立下り時間は決まる。The fall time is determined by the time constant of the resistor.
この時、CR秋分回路のコンデンサは、スイッチにより
抵抗と接続される容量を、変えることができるので、第
二のコンパレータの否定側に入力される波形の立下り時
間のみが変化し、第二のコンパレータの他の一方に入力
される直流比軟電圧により、第二のコンパレータ肯定I
Il出力からは、比較・波形整形された。立上りエツジ
のみが可変遅延された波形が得られる。At this time, the capacitor of the CR equinox circuit can change the capacitance connected to the resistor by a switch, so only the fall time of the waveform input to the negative side of the second comparator changes, and the second The DC ratio soft voltage input to the other side of the comparator causes the second comparator to be positive I
The Il output was compared and waveform shaped. A waveform in which only the rising edge is variably delayed is obtained.
また、この事項について、第二のコンパレータ入力を肯
定情にすることで、第二のコンパレータ肯定側出力から
は、立下りエツジのみ可変遅延された波形を得ることが
できる。Regarding this matter, by setting the input of the second comparator to a positive state, a waveform in which only the falling edge is variably delayed can be obtained from the positive output of the second comparator.
本発明に係る各実施例を1図面を参照して説明する。 Each embodiment according to the present invention will be described with reference to one drawing.
まず、第1図は1本発明の一実施例に係る遅延回路図、
第2図は、その回路における各波形図、v、3図は、そ
の遅延特性図である。First, FIG. 1 is a delay circuit diagram according to an embodiment of the present invention.
FIG. 2 is a diagram of each waveform in the circuit, and FIG. 3 is a diagram of its delay characteristics.
図において1.2は、第一、第二のコンパレータ8は出
力部、4は第一の抵抗、3は第二の抵抗、5は第三の抵
抗%10は第二のコンパレータ2の否定側入力、 5,
6.7は抵抗、9は第二のコンパレータ2の肯定側入力
である。In the figure, 1.2 is the first and second comparator 8 is the output part, 4 is the first resistor, 3 is the second resistor, 5 is the third resistor%10 is the negative side of the second comparator 2 input, 5,
6.7 is a resistor, and 9 is a positive input of the second comparator 2.
本実施例に係るものは、第一、第二のコン/<レークと
して、オープンエミッタ出力に係るものなモツコンバレ
ータを用いるようにしたものである。In the present embodiment, motucon baleta, which is related to open emitter output, is used as the first and second condenser rake.
すなわち、オープンエミッタ出力に係る第一の:+7
パレータ1ノlfi力11i8とs第二のコンパレータ
2の否定側人力10との間に、スイッチSw+ 〜S
w Bとコンチン”) C+ −Cnが直列に接続さ
れたものを、さらに並列に接続し、その一方は、第一の
抵抗を介し負電極yxxへと接続され、このコンデンサ
と抵抗とで、CR積分回路を構成し、また、第二の抵抗
を介し第一のコンパレータ1の出力8へ接続され、第一
のコンパレータ1の出力8と第二のコンパレータ入力1
oとを第三の抵抗5で接続し、第二のコンパレータ2の
他の入力端子である肯定側人力9に、一定の直流比較電
圧に係る。抵抗6゜7により電源VEXの電圧を分割し
たif&電位を与えるようにしたものである。That is, the first related to open emitter output: +7
A switch Sw+ ~ S
w B and Contin'') C+ -Cn are connected in series and are further connected in parallel, one of which is connected to the negative electrode yxx via the first resistor, and with this capacitor and resistor, CR The integration circuit is connected to the output 8 of the first comparator 1 through a second resistor, and the output 8 of the first comparator 1 and the second comparator input 1
o is connected through a third resistor 5, and a constant DC comparison voltage is applied to the positive side human power 9, which is the other input terminal of the second comparator 2. The voltage of the power supply VEX is divided by a resistor 6.7 to give an if&potential.
このように、Swl”−5agを0N−OFFして、第
一の抵抗4に接続される容量を変化し、遅延時間を変化
させるように構成した。In this way, the configuration is configured such that Swl''-5ag is turned ON and OFF to change the capacitance connected to the first resistor 4 and change the delay time.
IN、INは、第一のコンパレータ1の肯定S、否定側
入力、 OUT、 01・Tは、第二のコンパレータ2
の宵定匈、否定@出力である。IN, IN are the positive S and negative inputs of the first comparator 1, OUT, 01・T are the second comparator 2
It is negation @output.
上記遅延回路では、第一のコンパレータ1の各入力IN
、IN にパルスが差動で入力され、その出力は、出
力部8かも出力される。In the above delay circuit, each input IN of the first comparator 1
, IN in a differential manner, and the output thereof is also output from the output section 8.
ます、第一のコンパレータ1の入力がL#mレベルらH
imレベル遷移するときは、第一のコンパレータ1の出
力がオープンエミッタとなっているため、第一のコンパ
レータ1における出力トランジスタは導通状態となる。First, the input of the first comparator 1 is from L#m level to H
When the im level changes, since the output of the first comparator 1 is an open emitter, the output transistor of the first comparator 1 becomes conductive.
従りて、非常に出力インピーダンスが小さく、第二のコ
ンパレータ2の入力は、第2図の(6;のよ5になり、
立上り時間は、第1のコンパレータ1の出力の立上りと
同じである。Therefore, the output impedance is very small, and the input of the second comparator 2 becomes 5 (6; in FIG. 2).
The rise time is the same as the rise of the output of the first comparator 1.
さらに詳しく賽くと、第二のコンパレータ2の入力は、
抵抗3と、抵抗4どの分圧した電圧点より、τ” Cx
X RソHaの時定数で立上り、それ以前は、第一の
コンパレータ1の出力トランジスタで決まる。抵抗3が
小さすぎると、第一のコンパレータ1の出力を流が無限
大に流れてしまい、大きな突入電流が流れる。抵抗5か
大きすき゛ると、第二のコンパレータ2の入力立上り時
間が遅くなってしまう。In more detail, the input of the second comparator 2 is
From the voltage point where resistor 3 and resistor 4 are divided, τ” Cx
It rises with the time constant of XRsoHa, and before that it is determined by the output transistor of the first comparator 1. If the resistor 3 is too small, an infinite current will flow through the output of the first comparator 1, resulting in a large inrush current. If the resistor 5 is too large, the input rise time of the second comparator 2 will be delayed.
次に、 第一のコンパレータ1の入力がE@レベルから
Leレベルに遷移するときは、第一のコンパレータ1の
出力トランジスタは、非導通状態に近く、すなわち、出
力インピーダンスが大きくなるため、第二のコンパレー
タ2の入力は、第1図の抵抗4とスイッチが、ON/C
なっているコンチン−?C+〜C1の容量の和の値の時
定数によって第2図−)のように立下る。Next, when the input of the first comparator 1 transitions from the E@ level to the Le level, the output transistor of the first comparator 1 is close to a non-conducting state, that is, the output impedance becomes large, so the second The input of the comparator 2 is the ON/C
Is it becoming Contin? The voltage falls as shown in FIG. 2-) depending on the time constant of the sum of the capacitances of C+ to C1.
また、スイッチS町〜Sw%をON −OFF jるこ
とで、容量が変化し、時定数を変化する。Further, by turning ON and OFF the switches S and Sw%, the capacitance changes and the time constant changes.
第2図は、第1図にX印で示した点の入出力波形を示す
ものであり、スイッチ5I111〜5wn□によりコン
デンサC1〜C4が二ヶ接続された。容量の小さいとき
の波形を実線で、コンデンサC1−C%が五個接続され
たときの波形を破線で示しである。FIG. 2 shows the input/output waveforms at the points indicated by X marks in FIG. 1, and two capacitors C1 to C4 are connected by switches 5I111 to 5wn□. The solid line shows the waveform when the capacitance is small, and the broken line shows the waveform when five capacitors C1-C% are connected.
既述のように、第二のコンパレータ2の他の入力9に比
較電圧として、@2図th+のよ5なiEi電圧を与え
、出力OUTからは、比較されて波形整形された第2図
(clのような波形が出力される。As mentioned above, the iEi voltage of 5 as shown in Figure 2 th+ is applied as a comparison voltage to the other input 9 of the second comparator 2, and from the output OUT, the compared and waveform-shaped voltage shown in Figure 2 ( A waveform like cl is output.
!流比戦電圧は、1#抗6,7でVEX電圧を分割して
与えたが、他の方法で与えてもよいものである。! The current ratio voltage is given by dividing the VEX voltage by 1# resistors 6 and 7, but it may be given by other methods.
ただし、そのレベルは第2図から判るように第二のコン
パレータ2の入力波形と比較するため、L。However, as can be seen from FIG. 2, the level is L because it is compared with the input waveform of the second comparator 2.
レベルに直流比較電圧が近いほど分離度は、良くなるが
、その反面、雑音に対しCSくなるので。The closer the DC comparison voltage is to the level, the better the separation will be, but on the other hand, it will become CS due to noise.
通常、この直流比較電圧は、 Lmレベルより雑音。Normally, this DC comparison voltage is noisier than the Lm level.
および、電圧変動分を考慮して、約100m1F以上で
、HimレベルL#mレベルの中間より低い電位に決め
た方がよい。In addition, in consideration of voltage fluctuations, it is better to set the potential to be approximately 100 m1F or higher and lower than the middle of the Him level L#m level.
第三の抵抗5は、基本動作には必要ないが、第二のコン
パレータ2の入力10のオーバーシュート防止用の抵抗
である。また、第一の抵抗4は、コンデンサC,〜C%
とCR&分回路を栴成し、かつ。The third resistor 5 is not necessary for basic operation, but is a resistor for preventing overshoot of the input 10 of the second comparator 2. In addition, the first resistor 4 is a capacitor C, ~C%
Establish a CR & branch circuit, and.
第一のコンパレータ1のエミッタホロワ出力段におケル
トランジスタのプルダウン抵抗をもかねている。The emitter follower output stage of the first comparator 1 also serves as a pull-down resistor of the Kell transistor.
第3図のA、Eは、遅延回路の特性を示すものである。A and E in FIG. 3 show the characteristics of the delay circuit.
この回路では、コンパレータとして、エミッタ結合論理
(ECL)ラインレシーバEl) 100114 (日
立製)、コンデンサー個1PF×5組を使用し、Swを
ONI、てコンデンサ容量を変化した時の、伝搬遅延時
間tpdとの関係を表わしたものである。In this circuit, an emitter-coupled logic (ECL) line receiver El) 100114 (manufactured by Hitachi) and 5 sets of capacitors (1PF) are used as comparators, and the propagation delay time tpd when changing the capacitor capacity by setting Sw to ONI. It expresses the relationship between
コンデンサー個ないし五個を接続した時の立上り、立下
りの変化量は、tpd−r=α0taI、 tpd−f
=五62 R#であり、分離度ηは90.5である。The amount of change in rise and fall when one to five capacitors are connected is tpd-r=α0taI, tpd-f
=562 R#, and the degree of separation η is 90.5.
上述のように、従来の遅延回路の分離度は、第8図から
η=474であり、この回路では、従来のものよりも約
十九倍も、性能か向上している。As mentioned above, the degree of separation of the conventional delay circuit is η=474 from FIG. 8, and the performance of this circuit is about 19 times higher than that of the conventional one.
ここで、上述の実施例では、第一のコンパレータ1の出
力と、第二のコンパレータ2の否定入力との間にCRg
分回路を配設したが、これは、第一のコンパレータ1の
出力と、第二のコンパレータ2の肯定入力との間にCR
&分回路を配設するようにしたとしても、同等の効果を
奏する。Here, in the above-described embodiment, CRg is connected between the output of the first comparator 1 and the negative input of the second comparator 2.
A shunt circuit is provided between the output of the first comparator 1 and the positive input of the second comparator 2.
Even if a & branch circuit is provided, the same effect can be obtained.
第4図は本発明の他の実施例の遅延回路図である。FIG. 4 is a delay circuit diagram of another embodiment of the present invention.
図で、第1図と陶−符号は同等部分を示し。In the figure, the numbers shown in Figure 1 indicate the same parts.
Tデ、〜Trnは、スイッチ回路であり、TC1〜rc
nはトランジスタで形成したコンデンサである。Tde, ~Trn are switch circuits, and TC1~rc
n is a capacitor formed of a transistor.
これらの動作、および、特性は、さぎの91図に示した
回路と同様である。These operations and characteristics are similar to the circuit shown in Figure 91 of Sagi.
さらに、第5図は、立上り、立下りを独立に遅延させる
ための薗路栴成図である。これは、第1図に示す遅延回
路を直列黴続することで1位相反転することにより実現
できる。これも、91図とN−符号は、同等部分を示す
もので、I−Vは。Furthermore, FIG. 5 is a diagram showing the construction of Sonoji for independently delaying the rise and fall. This can be realized by inverting one phase by connecting the delay circuits shown in FIG. 1 in series. Again, the N- symbols in Figure 91 indicate equivalent parts, and I-V.
さきの第一、第二のコンパレータ1,2に相当するもの
で、コンパレータIとl、同■とl、同mと■、同にと
■とは、それぞれ第一のコンパレータと、第二のコンパ
レータとの組になるものである。These correspond to the first and second comparators 1 and 2, and the comparators I and l, the same ■ and l, the same m and ■, and the same and ■ correspond to the first comparator and the second comparator, respectively. It is paired with a comparator.
なお、第4図の遅延回路を、第5図の遅延回路に置き替
えることもできる。Note that the delay circuit shown in FIG. 4 can be replaced with the delay circuit shown in FIG. 5.
第1図、第4図、第5図の遅延回路は、第一第二のコン
パレータは、オープンエミッタ出力であったが、これを
オープンコレクタ出力のコンパレータに置き替えても、
fFr+等の動作1%性を得ることかできる。In the delay circuits of FIGS. 1, 4, and 5, the first and second comparators have open emitter outputs, but even if they are replaced with open collector output comparators,
It is possible to obtain 1% performance such as fFr+.
本発明は、従来り路と比較して1分atか大きく、従っ
て立上り、立下りを独立に変えることができるので、高
精直にタイミングを合わせることが出来る他1機器のタ
イミング調整が容易となり。The present invention is 1 minute larger than the conventional method, and therefore the rise and fall can be changed independently, making it easy to adjust the timing of one other device that can synchronize the timing with high precision. .
ij!整時開時間くてすむ。又、この制御電圧は。ij! There is no need to open on time. Also, this control voltage is.
FCCとFix内の通常の電圧であるため、D/Aコン
バータとの整合が、とり易い、゛また。Cを大ぎくする
ことにより、μ戴オーダまでの最大可変遅延時間を得る
ことができ、′また。数%獣の最大可変遅延時間では、
数?Fの容量しか必要なく、コンパレータ、スイッチ回
路、容量とも通常のバイポーラICのプロセスで製作可
能なため、モノリシックIC化も可能である。Since it is a normal voltage in the FCC and Fix, matching with the D/A converter is easy. By increasing C, we can obtain a maximum variable delay time up to the μ order, and ′. With a maximum variable delay time of a few percent beast,
number? Since only a capacitance of F is required, and the comparator, switch circuit, and capacitor can be manufactured using a normal bipolar IC process, it is also possible to use a monolithic IC.
第1図は不発明の一実施例の回路図、第2図は第1図の
回路における各波形図、第3図は第1図の遅延特性図、
第4図、第5区は本発明の他の実施例の回路図、第6図
は従来の遅延回路IK、!7図は第6図の回路における
各波形図、@8図は第図の遅延特性図である。
1・・・・・・・・・・・・・・・・・・・・・篤−ノ
コンパレータ2・・・・・・・・−・・・・・・・・・
・第二のコンパレータ4・・・・・・・・・・・・・・
−・・・・・第一の抵抗3・・・・・・・・・・・・・
・・・・・・・・第二の抵抗5・・−・・・・〜・・・
・−・・・・・第三の抵抗C1〜C1・・・・・・・・
・コンデンサSw1′Sw+%・畷・スイッチFIG. 1 is a circuit diagram of an embodiment of the invention, FIG. 2 is a diagram of each waveform in the circuit of FIG. 1, and FIG. 3 is a delay characteristic diagram of FIG. 1.
4 and 5 are circuit diagrams of other embodiments of the present invention, and FIG. 6 is a conventional delay circuit IK. FIG. 7 is a diagram of each waveform in the circuit of FIG. 6, and FIG. 8 is a delay characteristic diagram of the circuit shown in FIG. 1・・・・・・・・・・・・・・・・・・・・・Atsu-no comparator 2・・・・・・・・・・・・・・・・・・・・・
・Second comparator 4・・・・・・・・・・・・・・・
−・・・First resistance 3・・・・・・・・・・・・・
...Second resistor 5...
・-・・Third resistor C1~C1・・・・・・・・・・
・Capacitor Sw1'Sw+%・Raw・Switch
Claims (1)
に係る第一のコンパレータの肯定、ないし、否定の出力
と、第二のコンパレータの否定、ないし、肯定の入力と
の間に、多数並列に接続されたスイッチでコンデンサを
オン、オフし積分回路の容量を変化する回路を配設し、
前記第二のコンパレータの他の入力端子に一定の直流比
較電圧を印加するように構成し、前記スイッチをオン、
オフさせて容量変化させ、遅延時間を、変化させるよう
に構成したことを特徴とする遅延回路。 2、特許請求の範囲第1項に記載のものにおいて、前記
スイッチと前記コンデンサが直列に接続され、それらが
並列に接続され、その一方は、第一の抵抗を介し負電源
へと接続され、また、第二の抵抗を介し前記第一のコン
パレータのオープンエミッタ出力端子へ接続され、他方
は正電源へ接続され、オープンエミッタの肯定出力と前
記第二の抵抗の接続点と前記第二のコンパレータの否定
入力間を第三の抵抗で接続し、前記第二のコンパレータ
の比較電圧として直流電位を与えるように構成した遅延
回路。 3、特許請求の範囲第1項または第2項に記載の回路を
二個以上、従属接続し、パルスの前縁と後縁の遅延時間
を独立に設定する遅延回路。 4、特許請求の範囲第1項、第2項または第3項におい
て、回路使用部品を全てモノリシックIC化可能な部品
で構成した遅延回路。[Claims] 1. Between the affirmative or negative output of the first comparator related to the open emitter or open collector output and the negative or positive input of the second comparator, A circuit is installed that changes the capacitance of the integrating circuit by turning on and off the capacitor using switches connected in parallel.
A constant DC comparison voltage is applied to the other input terminal of the second comparator, and the switch is turned on.
A delay circuit characterized in that it is configured to be turned off to change the capacitance and to change the delay time. 2. In the device according to claim 1, the switch and the capacitor are connected in series, and they are connected in parallel, one of which is connected to a negative power supply through a first resistor, Also, the second comparator is connected to the open emitter output terminal of the first comparator through a second resistor, and the other is connected to a positive power supply, and the connection point between the positive output of the open emitter and the second resistor is connected to the second comparator. A delay circuit configured to connect negative inputs of the second comparator with a third resistor and provide a DC potential as a comparison voltage of the second comparator. 3. A delay circuit in which two or more of the circuits according to claim 1 or 2 are connected in series and the delay times of the leading edge and trailing edge of a pulse are independently set. 4. A delay circuit according to claim 1, 2, or 3, in which all the components used in the circuit are components that can be made into a monolithic IC.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006159A JPH03211913A (en) | 1990-01-17 | 1990-01-17 | Delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006159A JPH03211913A (en) | 1990-01-17 | 1990-01-17 | Delay circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03211913A true JPH03211913A (en) | 1991-09-17 |
Family
ID=11630747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006159A Pending JPH03211913A (en) | 1990-01-17 | 1990-01-17 | Delay circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03211913A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006025143A (en) * | 2004-07-07 | 2006-01-26 | Audio Technica Corp | Signal transmission apparatus for digital audio |
JP2006180303A (en) * | 2004-12-24 | 2006-07-06 | Yokogawa Electric Corp | Programmable delay generator |
JP2006333159A (en) * | 2005-05-27 | 2006-12-07 | Yokogawa Electric Corp | Programmable delay generation device |
-
1990
- 1990-01-17 JP JP2006159A patent/JPH03211913A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006025143A (en) * | 2004-07-07 | 2006-01-26 | Audio Technica Corp | Signal transmission apparatus for digital audio |
JP2006180303A (en) * | 2004-12-24 | 2006-07-06 | Yokogawa Electric Corp | Programmable delay generator |
JP4687951B2 (en) * | 2004-12-24 | 2011-05-25 | 横河電機株式会社 | Programmable delay generator |
JP2006333159A (en) * | 2005-05-27 | 2006-12-07 | Yokogawa Electric Corp | Programmable delay generation device |
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