JPH03210807A - Operational amplifier - Google Patents

Abstract

PURPOSE:To approach the amplitude of an output voltage to a power voltage as near as possible by adopting a same channel structure of an output transistor(TR) as that of a 1st TR used to generate a bias current, and selecting the direction of the dispersion of a threshold level in the same direction. CONSTITUTION:When a bias current ID41 flows, a current ID42 equal to the bias current ID41 flows to an output TR Q21. Suppose that the threshold voltage of the TR Q21 reaches a high level, a drain-source voltage VDS of the TR Q21 reaches a high level in response to the threshold voltage. Moreover, a TR Q41 of a bias current generating circuit 4 is a PMOS of the same channel structure as that of the TR Q21. Thus, even when the threshold voltage is high, the drain-source voltage VDS 21 of the TR Q21 is kept to a small level. As a result, the reduction in the amplitude of an output voltage VOUT is prevented and the amplitude of the output voltage VOUT is made close as near as possible to the power voltage VDD.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばＣＭＯＳプロセスで製造される演算増
幅器に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an operational amplifier manufactured by, for example, a CMOS process.

（従来の技術） 電子回路には種々の演算増幅器が使用されているが、そ
の中に例えば第２図に示す如く、一定の直流電圧をさら
に増幅して電源電圧ＶＤＤにできるだけ近い直流電圧を
出力するものがある。(Prior Art) Various operational amplifiers are used in electronic circuits, and some of them, for example, as shown in Figure 2, further amplify a constant DC voltage and output a DC voltage as close as possible to the power supply voltage VDD. There is something to do.

第３図はこの種の演算増幅器の構成の一例を示すもので
、ＣＭＯＳ形の演算増幅器を示している。FIG. 3 shows an example of the configuration of this type of operational amplifier, and shows a CMOS type operational amplifier.

この演算増幅器は、差動入力回路１と、出力バッファ回
路２と、バイアス電流発生回路３とから構成される。上
記差動入力回路１は、差動構成のＮＭＯＳトランジスタ
Ｑｌｌ、　Ｑ１２と、カレントミラー回路を構成するＰ
ＭＯＳトランジスタＱ１３゜Ｑ１４と、電流源としての
ＮＭＯＳトランジスタＱ１５とから構成される。出力バ
ッファ回路２は、ＰＭＯ３からなる出力トランジスタＱ
２１と、この出力トランジスタＱ２１のゲート・ドレイ
ン間に接続されたコンデンサＣ２１および抵抗Ｒ２１の
直列回路と、電流源としてのＮＭＯＳトランジスタＱ２
２とから構成される。バイアス電流発生回路３は、ＮＭ
ＯＳトランジスタＱ３１と、このＮＭＯ３）ランジスタ
Ｑ３Ｌのドレイン電流値を設定する抵抗Ｒ３１とからな
り、上記ＮＭＯ８）ランジスタＱ３１は上記差動入力回
路１のトランジスタＱ１５および出力バッファ回路２の
トランジスタＱ２２に対しカレントミラー接続されてい
る。This operational amplifier includes a differential input circuit 1, an output buffer circuit 2, and a bias current generation circuit 3. The differential input circuit 1 includes NMOS transistors Qll and Q12 in a differential configuration, and P forming a current mirror circuit.
It is composed of MOS transistors Q13 and Q14 and an NMOS transistor Q15 as a current source. The output buffer circuit 2 includes an output transistor Q consisting of PMO3.
21, a series circuit of a capacitor C21 and a resistor R21 connected between the gate and drain of the output transistor Q21, and an NMOS transistor Q2 as a current source.
It consists of 2. The bias current generation circuit 3 is NM
It consists of an OS transistor Q31 and a resistor R31 that sets the drain current value of this NMO transistor Q3L, and the NMO transistor Q31 acts as a current mirror for the transistor Q15 of the differential input circuit 1 and the transistor Q22 of the output buffer circuit 2. It is connected.

このような構成であるから、差動入力回路１のトランジ
スタＱ１５および出力バッファ回路２のトランジスタＱ
２２には、バイアス電流発生回路３のトランジスタＱ３
１のドレイン電流と同じ大きさの電流がバイアス電流と
してそれぞれ供給され、これによりこれらの回路は動作
状態となる。この状態で、差動入力回路１のトランジス
タＱｌｌ、　　Ｑ１２のゲートにそれぞれ正の入力信号
Ｖｉｎｌおよび負の入力信号Ｖｉｎ２が入力されると、
これらの入力信号Ｖｉｎｌ　、　Ｖｊｎ２の差を反転し
た信号がトランジスタＱｌｌのドレイン端子から出力さ
れる。そして、この反転差信号は出力バッファ回路２の
出力トランジスタＱ２１で反転増幅されて出力端子から
出力される。With such a configuration, the transistor Q15 of the differential input circuit 1 and the transistor Q of the output buffer circuit 2
22 is a transistor Q3 of the bias current generating circuit 3.
A current of the same magnitude as the drain current of 1 is supplied as a bias current, thereby putting these circuits into an operating state. In this state, when a positive input signal Vinl and a negative input signal Vin2 are input to the gates of transistors Qll and Q12 of the differential input circuit 1, respectively,
A signal obtained by inverting the difference between these input signals Vinl and Vjn2 is output from the drain terminal of transistor Qll. This inverted difference signal is then inverted and amplified by the output transistor Q21 of the output buffer circuit 2 and output from the output terminal.

ところで、この種の演算増幅器を設計する上で最も重要
な点は、出力バッファ回路において出力電圧の振幅値を
如何に電源電圧に近付けられるかという点である。出力
電圧の振幅値は、出力トランジスタのしきい値電圧と、
出力トランジスタを流れるバイアス電流値とによって決
定される。第４図は、ＮＭＯＳトランジスタのしきい値
電圧Ｖｔｈｌ　、　Ｖｔｈ２をパラメータとしたときの
電圧電流特性を示すものである。すなわち、この特性か
ら明らかなように、ゲート・ソース間電圧ＶＧＳおよび
ドレイン電流ＩＤを一定にしたとき、しきい値電圧ｖｔ
ｈが高い場合にはドレイン・ソース間電圧ＶＤＳは高く
なる。また、ドレイン電流ＩＤが多く流れた場合にも、
ドレイン・ソース間電圧ＶＤＳは高くなる。この様に出
力トランジスタのドレイン・ソース間電圧ＶＤＳが高く
なると、その分だけ出力電圧の振幅値が電源電圧値より
も低下することになる。By the way, the most important point in designing this type of operational amplifier is how close the amplitude value of the output voltage in the output buffer circuit can be to the power supply voltage. The amplitude value of the output voltage is determined by the threshold voltage of the output transistor and
It is determined by the bias current value flowing through the output transistor. FIG. 4 shows the voltage-current characteristics when the threshold voltages Vthl and Vth2 of the NMOS transistor are used as parameters. That is, as is clear from this characteristic, when the gate-source voltage VGS and drain current ID are held constant, the threshold voltage vt
When h is high, the drain-source voltage VDS becomes high. Also, when a large amount of drain current ID flows,
The drain-source voltage VDS increases. As the drain-source voltage VDS of the output transistor increases in this way, the amplitude value of the output voltage decreases by that amount compared to the power supply voltage value.

したがって、上記演算増幅器を設計する場合には、出力
トランジスタのしきい値電圧はできるだけ低くなるよう
にし、また出力トランジスタに流す電流値をできるたけ
小さくするように構成すればよい。しかし、回路によっ
ては製造上のバラツキ等によりトランジスタのしきい値
電圧にはバラツキが生じることがある。この様な場合、
前記第３図に示した従来の回路では次のような不具合が
生じる。すなわち、出力トランジスタＱ２１のしきい値
電圧が高くなると、この出力トランジスタＱ２１のドレ
イン・ソース間電圧ＶＤＳが高くなるため、出力電圧の
振幅値は低下して電源電圧より遠ざかる。また、バイア
ス電流発生回路３のトランジスタＱ３１のしきい値電圧
が低い値になったとすると、そのドレイン・ソース間電
圧ＶＤＳが低くなり、これによりドレイン電流が大きい
値になる。Therefore, when designing the operational amplifier, the threshold voltage of the output transistor should be made as low as possible, and the current value flowing through the output transistor should be made as small as possible. However, depending on the circuit, variations may occur in the threshold voltages of transistors due to manufacturing variations or the like. In such a case,
The conventional circuit shown in FIG. 3 has the following problems. That is, as the threshold voltage of the output transistor Q21 increases, the drain-source voltage VDS of the output transistor Q21 increases, so the amplitude value of the output voltage decreases and moves away from the power supply voltage. Further, if the threshold voltage of the transistor Q31 of the bias current generating circuit 3 becomes a low value, its drain-source voltage VDS becomes low, and thereby the drain current becomes a large value.

そうすると、出力バッファ回路２の出力トランジスタＱ
２１には、上記ドレイン電流に等しい大きいバイアス電
流が流れることになり、これにより出力トランジスタＱ
２１のドレイン・ソース間電圧ＶＤＳはさらに高くなる
。このため、出力電圧の振幅値はさらに低下する。Then, the output transistor Q of the output buffer circuit 2
A large bias current equal to the above drain current flows through the output transistor Q21.
The drain-source voltage VDS of 21 becomes even higher. Therefore, the amplitude value of the output voltage further decreases.

（発明が解決しようとする課題） このように従来の回路は、出力トランジスタおよびバイ
アス電流発生回路のトランジスタのしきい値電圧にバラ
ツキが発生し、これにより出力電圧のしきい値電圧が高
くなり、またバイアス電流発生回路のトランジスタのし
きい値電圧が低くなると、出力トランジスタのドレイン
・ソース間電圧が高くなってこれにより出力電圧の振幅
値がさらに低下するという問題点を有していた。(Problems to be Solved by the Invention) As described above, in the conventional circuit, variations occur in the threshold voltages of the output transistors and the transistors of the bias current generation circuit, which increases the threshold voltage of the output voltage. Furthermore, when the threshold voltage of the transistor in the bias current generating circuit becomes low, the drain-source voltage of the output transistor becomes high, which further reduces the amplitude value of the output voltage.

そこで本発明は上記事情に着目し、トランジスタのしき
い値電圧にバラツキが生じても、出力電圧の振幅値の低
下を低減してこれにより出力電圧の振幅値を電源電圧値
にできる限り近付けることが可能な演算増幅器を提供す
ることを目的とする。Therefore, the present invention focuses on the above-mentioned circumstances, and aims to reduce the decrease in the amplitude value of the output voltage even if variations occur in the threshold voltage of the transistor, thereby bringing the amplitude value of the output voltage as close as possible to the power supply voltage value. The purpose is to provide an operational amplifier that is capable of

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために本発明は、二つの信号を入力
しその差信号を出力する差動入力回路と、この差動入力
回路から出力された上記差信号を増幅して出力する出力
トランジスタを有する出力バッファ回路と、上記差動入
力回路および出力バッファ回路にバイアス電流を供給す
るバイアス電流発生回路とを備える。そして、このバイ
アス電流発生回路に、上記出力トランジスタとチャネル
構造が同一の第１のトランジスタと、この第１のトラン
ジスタのドレイン電流値を設定するための抵抗回路と、
上記第１のトランジスタに対しカレントミラー接続され
たカレントミラー回路とを設け、上記第１のトランジス
タおよび抵抗回路によりバイアス電流を生成し、このバ
イアス電流を上記カレントミラー回路により上記出力ト
ランジスタに供給するようにしたものである。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a differential input circuit that inputs two signals and outputs a difference signal, and a differential input circuit that inputs two signals and outputs a difference signal. and a bias current generation circuit that supplies bias current to the differential input circuit and the output buffer circuit. The bias current generating circuit includes a first transistor having the same channel structure as the output transistor, and a resistor circuit for setting the drain current value of the first transistor.
A current mirror circuit connected to the first transistor as a current mirror is provided, a bias current is generated by the first transistor and the resistor circuit, and the bias current is supplied to the output transistor by the current mirror circuit. This is what I did.

（作　用） この結果、本発明によれば次のような作用を呈する。す
なわち、バイアス電流を生成するために使用される第１
のトランジスタは出力トランジスタと同一のチャネル構
造を有している。このため、回路の製造上のバラツキ等
により上記各トランジスタのしきい値電圧がばらついて
も、これらのしきい値のバラツキの方向は同方向となる
。例えば、出力トランジスタのしきい値が高い値になっ
た場合には、上記第１のトランジスタのしきい値電圧も
高い値になる。したがって、この場合上記第１のトラン
ジスタのドレイン・ソース間電圧は高い値になって、こ
れによりそのドレイン電流値、つまり上記出力トランジ
スタのバイアス電流値は小さい値になる。このため、出
力トランジスタのドレイン・ソース間電圧の増加は抑制
され、これによりしきい値電圧のバラツキの影響を軽減
して、出力電圧の振幅値をできる限り電源電圧に近付け
ることが可能となる。(Function) As a result, the present invention exhibits the following effects. That is, the first
The transistor has the same channel structure as the output transistor. Therefore, even if the threshold voltages of the transistors vary due to variations in circuit manufacturing, the directions of the variations in the threshold values are the same. For example, when the threshold voltage of the output transistor becomes a high value, the threshold voltage of the first transistor also becomes a high value. Therefore, in this case, the drain-source voltage of the first transistor becomes a high value, so that its drain current value, that is, the bias current value of the output transistor becomes a small value. Therefore, an increase in the drain-source voltage of the output transistor is suppressed, thereby reducing the influence of variations in threshold voltage, and making it possible to bring the amplitude value of the output voltage as close to the power supply voltage as possible.

（実施例） 第１図は本発明の一実施例における演算増幅器の回路構
成図である。尚、同図において前記第３図と同一部分に
は同一符号を付して詳しい説明は省略する。(Embodiment) FIG. 1 is a circuit diagram of an operational amplifier in an embodiment of the present invention. In this figure, the same parts as those in FIG. 3 are given the same reference numerals and detailed explanations will be omitted.

バイアス電流発生回路４は、出力トランジスタＱ２１と
チャネル構造が同一でかつダイオード構成のＰＭＯＳト
ランジスタＱ４１と、このＰＭＯＳトランジスタＱ４１
のドレイン電流値を設定する抵抗Ｒ４１と、上記ＰＭＯ
８）ランジスタＱ４１に対しカレントミラー接続された
ＰＭＯ３）ランジスタＱ４２と、このＰＭＯＳトランジ
スタＱ４２に対し直列に接続されたダイオード構成のＮ
ＭＯＳトランジスタＱ４３と構成される。このＮＭＯＳ
トランジスタＱ４３は、差動入力回路１のバイアス用の
トランジスタＱ１５および出力バッファ回路２のバイア
ス用のトランジスタＱ２２にカレントミラー接続されて
いる。The bias current generating circuit 4 includes a PMOS transistor Q41 having the same channel structure as the output transistor Q21 and having a diode configuration, and this PMOS transistor Q41.
resistor R41 that sets the drain current value of the PMO
8) PMO connected in a current mirror to transistor Q41; 3) transistor Q42 and N in a diode configuration connected in series to this PMOS transistor Q42;
It is configured with a MOS transistor Q43. This NMOS
The transistor Q43 is current mirror connected to the bias transistor Q15 of the differential input circuit 1 and the bias transistor Q22 of the output buffer circuit 2.

このような構成であるから、バイアス電流発生回路４に
おいて、バイアス電流１０４１はバイアス電流発生回路
４のＰＭＯ８）ランジスタＱ４１と抵抗Ｒ４１とにより
生成される。このバイアス電流ＩＤ４１（７）値は、電
源電圧をＶＤＤ、　ＰＭＯ３トラ’、ｙジスタＱ４１の
ドレイン・ソース間電圧をＶＤＳ４１とすると、 Ｉ　Ｄ４１−　（ＶＤＤ−ＶＤＳ４１）　／Ｒ４１とな
る。上記バイアス電流Ｉ　Ｄ４１が流れると、このバイ
アス電流１０４１と大きさの等しい電流Ｉ　Ｄ４２が、
上記ＰＭＯＳトランジスタＱ４１に対しカレントミラー
接続されたＰＭＯ８）ランジスタＱ４２を介してＮＭＯ
８）ランジスタＱ４３のドレインに流れ、さらにこの電
流Ｉ　Ｄ４２と大きさが等しい電流Ｉ　Ｄ２１が、上記
ＮＭＯ３）ランジスタＱ４３に対しカレントミラー接続
されたトランジスタＱ２２を介して出力トランジスタＱ
２１に流れる。With such a configuration, in the bias current generation circuit 4, the bias current 1041 is generated by the PMO8) transistor Q41 and the resistor R41 of the bias current generation circuit 4. The value of this bias current ID41(7) becomes ID41-(VDD-VDS41)/R41, where VDD is the power supply voltage, VDS41 is the drain-source voltage of the PMO3 transistor Q41. When the bias current I D41 flows, a current I D42 having the same magnitude as the bias current 1041 flows,
The PMOS transistor Q41 is connected to the PMOS transistor Q41 by a current mirror.
8) A current I D21 that flows to the drain of the transistor Q43 and has the same magnitude as the current I D42 is applied to the output transistor Q via the transistor Q22 that is connected as a current mirror to the NMO3) transistor Q43.
It flows to 21.

すなわち、出力トランジスタＱ２１のドレインには上記
バイアス電流Ｉ　Ｄ４１と大きさが同じ電流Ｉ　Ｄ２１
が流れる。That is, a current I D21 having the same magnitude as the bias current I D41 is applied to the drain of the output transistor Q21.
flows.

ところで、いま仮に製造上のバラツキ等により、出力ト
ランジスタＱ２１のしきい値電圧が高い値になっていた
とする。そうすると、このしきい値電圧に応じて出力ト
ランジスタＱ２１のドレイン・ソース間電圧ＶＤＳは高
い値となる。Now, suppose that the threshold voltage of the output transistor Q21 has become a high value due to manufacturing variations or the like. Then, the drain-source voltage VDS of the output transistor Q21 becomes a high value in accordance with this threshold voltage.

しかるに、バイアス電流発生回路４のトランジスタＱ４
１は、上記出力トランジスタＱ２１と同一のチャネル構
造（ＰＭＯＳ）であり、しかも同一のＣＭＯＳプロセス
上で製造されるため、トランジスタＱ４１のしきい値電
圧も上記出力トランジスタＱ２１と同様に高い値となる
。このトランジスタＱ４１のしきい値電圧が高い値の場
合には、そのドレイン・ソース間電圧Ｖ　ＤＳ４１が高
い値となり、これによりドレイン電流、つまりバイアス
電流Ｉ　０４１は小さい値となる。このため、出力トラ
ンジスタＱ２１のドレインにも上記バイアス電流Ｉ　Ｄ
４１と同じ大きさの小さい電流が流れる。したがって、
出力トランジスタＱ２１のドレイン・ソース間電圧ＶＤ
Ｓ２１は低下する。However, the transistor Q4 of the bias current generation circuit 4
1 has the same channel structure (PMOS) as the output transistor Q21 and is manufactured in the same CMOS process, so the threshold voltage of the transistor Q41 is also high like the output transistor Q21. When the threshold voltage of this transistor Q41 is a high value, its drain-source voltage V DS41 is a high value, and thereby the drain current, that is, the bias current I 041 is a small value. Therefore, the bias current I D is also applied to the drain of the output transistor Q21.
A small current of the same magnitude as 41 flows. therefore,
Drain-source voltage VD of output transistor Q21
S21 decreases.

すなわち、上記した出力トランジスタＱ２１のしきい値
電圧が高い値であることにより生じたドレイン・ソース
間電圧ＶＤＳ２１の増加分は、上記バイアス電流ＩＤ２
１が小さい値になることによるドレイン・ソース間電圧
ＶＤＳ２１の減少分により相殺されて低減されることに
なる。したがって、出力トランジスタＱ２１のドレイン
・ソース間電圧ＶＤＳ２１は、そのしきい値電圧が例え
高くても小さい値に保持されることになり、この結果出
力電圧Ｖ　ＯＵＴの振幅値の低下は防止され、この出力
電圧Ｖ　ＯＵＴの振幅値を電源電圧ＶＤＤにできる限り
近付けることができる。That is, the increase in the drain-source voltage VDS21 caused by the high threshold voltage of the output transistor Q21 increases the bias current ID2.
The reduction is offset by the decrease in the drain-source voltage VDS21 due to the smaller value of 1. Therefore, the drain-source voltage VDS21 of the output transistor Q21 is held at a small value even if its threshold voltage is high, and as a result, the amplitude value of the output voltage V OUT is prevented from decreasing. The amplitude value of the output voltage V OUT can be brought as close as possible to the power supply voltage VDD.

このように本実施例であれば、バイアス電流を生成する
ためのトランジスタを出力トランジスタＱ２１と同じチ
ャネル構造（ＰＭＯＳ）とし、このＰＭＯＳ）ランジス
タＱ４１により生成されたノくイアスミ流と同じ値の電
流をカレントミラー回路を介して出力トランジスタＱ２
１のドレイン電流としたので、製造上のバラツキ等によ
り出力トランジスタＱ２１のしきい値電圧がたとえ高い
値になっていたとしても、これによる出力トランジスタ
Ｑ２１のドレイン・ソーろ間型圧ＶＤＳ２１の増加は抑
制され、これにより出力電圧の振幅値をできる限り電源
電圧ＶＤＤに近付けることができる。As described above, in this embodiment, the transistor for generating the bias current has the same channel structure (PMOS) as the output transistor Q21, and the current having the same value as the bias current generated by the PMOS transistor Q41 is generated. Output transistor Q2 via current mirror circuit
Since the drain current is set to 1, even if the threshold voltage of the output transistor Q21 becomes a high value due to manufacturing variations, etc., the increase in the drain-to-south voltage VDS21 of the output transistor Q21 due to this will be This allows the amplitude value of the output voltage to be brought as close to the power supply voltage VDD as possible.

尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例では出力トランジスタＱ２Ｌおよびバ
イアス電流生成用のトランジスタＱ４１としてＰＭＯＳ
トランジスタを用いた場合について説明したが、ＮＭＯ
Ｓトランジスタを用いた場合でも同様に実施できる。Note that the present invention is not limited to the above embodiments. For example, in the above embodiment, the output transistor Q2L and the bias current generation transistor Q41 are PMOS transistors.
Although we have explained the case using transistors, NMO
Similar implementation is possible even when using an S transistor.

その他、バイアス電流発生回路、出力バッファ回路およ
び差動入力回路の回路構成や回路の用途などについても
、本発明の要旨を逸脱しない範囲で種々変形して実施で
きる。In addition, the circuit configurations and circuit applications of the bias current generation circuit, output buffer circuit, and differential input circuit can be modified in various ways without departing from the gist of the present invention.

［発明の効果］ 以上詳述したように本発明は、二つの信号を入力しその
差信号を出力する差動入力回路と、この差動入力回路か
ら出力された上記差信号を増幅して出力する出力トラン
ジスタを有する出カッ＜・ソファ回路と、上記差動入力
回路および出カッ＜・ソファ回路にバイアス電流を供給
するノくイアスミ流発生回路とを備える。そして、この
バイアス電流発生回路に、上記出力トランジスタとチャ
ネル構造が同一の第１のトランジスタと、この第１のト
ランジスタのドレイン電流値を設定するための抵抗回路
と、上記第１のトランジスタに対しカレントミラー接続
されたカレントミラー回路とを設け、上記第１のトラン
ジスタらおよび抵抗回路によりバイアス電流を生成し、
このバイアス電流を上記カレントミラー回路により上記
出力トランジスタに供給するようにしたものである。[Effects of the Invention] As detailed above, the present invention includes a differential input circuit that inputs two signals and outputs a difference signal between them, and a differential input circuit that amplifies and outputs the difference signal output from the differential input circuit. and an output current generating circuit that supplies a bias current to the differential input circuit and the output circuit. The bias current generating circuit includes a first transistor having the same channel structure as the output transistor, a resistor circuit for setting the drain current value of the first transistor, and a current a mirror-connected current mirror circuit is provided, and a bias current is generated by the first transistors and the resistor circuit;
This bias current is supplied to the output transistor by the current mirror circuit.

したがって本発明によれば、トランジスタのしきい値電
圧にバラツキが生じても、出力電圧の振幅値の低下を低
減することができ、これにより出力電圧の振幅値を電源
電圧値にできる限り近付けることが可能な演算増幅器を
提供することができる。Therefore, according to the present invention, even if variations occur in the threshold voltages of transistors, it is possible to reduce the decrease in the amplitude value of the output voltage, thereby bringing the amplitude value of the output voltage as close as possible to the power supply voltage value. It is possible to provide an operational amplifier capable of

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例における演算増幅器の回路構
成図、第２図は本発明に係わる演算増幅器の用途の一例
を示す回路構成図、第３図は従来の演算増幅器の回路構
成図、第４図はＭＯＳトランジスタの電圧−電流特性図
である。 １・・・差動入力回路、２・・・出力バッファ回路、３
．４・・・バイアス電流発生回路、Ｑ２１・・・出力ト
ランジスタ、Ｑ４１・・・バイアス電流生成用のトラン
ジスタ。FIG. 1 is a circuit configuration diagram of an operational amplifier according to an embodiment of the present invention, FIG. 2 is a circuit configuration diagram showing an example of the application of the operational amplifier according to the present invention, and FIG. 3 is a circuit configuration diagram of a conventional operational amplifier. , FIG. 4 is a voltage-current characteristic diagram of a MOS transistor. 1... Differential input circuit, 2... Output buffer circuit, 3
．． 4...Bias current generation circuit, Q21...Output transistor, Q41...Transistor for bias current generation.

Claims (1)

【特許請求の範囲】 二つの信号を入力しその差信号を出力する差動入力回路
と、 この差動入力回路から出力された前記差信号を増幅して
出力する出力トランジスタを有する出力バッファ回路と
、 前記差動入力回路および出力バッファ回路にバイアス電
流を供給するバイアス電流発生回路とを備え、 このバイアス電流発生回路は、前記出力トランジスタと
チャネル構造が同一の第１のトランジスタと、この第１
のトランジスタのドレイン電流値を設定するための抵抗
回路と、前記第１のトランジスタに対しカレントミラー
接続され前記第１のトランジスタのドレイン電流と等し
い電流を前記出力トランジスタにバイアス電流として供
給するカレントミラー回路とを備えたことを特徴とする
演算増幅器。[Claims] A differential input circuit that inputs two signals and outputs a difference signal therebetween; and an output buffer circuit that has an output transistor that amplifies and outputs the difference signal output from the differential input circuit. , a bias current generation circuit that supplies bias current to the differential input circuit and the output buffer circuit, and the bias current generation circuit includes a first transistor having the same channel structure as the output transistor;
a resistor circuit for setting a drain current value of the transistor; and a current mirror circuit connected to the first transistor as a current mirror and supplying a current equal to the drain current of the first transistor to the output transistor as a bias current. An operational amplifier characterized by comprising: