JPH0321042A - Semiconductor integrated circuit - Google Patents
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- JPH0321042A JPH0321042A JP1156048A JP15604889A JPH0321042A JP H0321042 A JPH0321042 A JP H0321042A JP 1156048 A JP1156048 A JP 1156048A JP 15604889 A JP15604889 A JP 15604889A JP H0321042 A JPH0321042 A JP H0321042A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路に係り、特にチップ周辺部に
おけるパッドの配置およびパッドと内部回路との接続に
関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor integrated circuit, and particularly to the arrangement of pads in the peripheral area of a chip and the connection between the pads and internal circuits.
（従来の技術）
大規模なセミカスタム集積回路のチップレイアウトは、
従来、第７図に示すように、チップ７１の周辺部におけ
るパッド割当領域に複数個のパッド７２・・・が配置さ
れ、その内側に入出力セルや電源セル等の周辺回路セル
７３がある一定のピッチで配置されており、さらに、そ
の内側に内部回路７４・・・が配置されている。(Prior Art) The chip layout of large-scale semi-custom integrated circuits is
Conventionally, as shown in FIG. 7, a plurality of pads 72... are arranged in a pad allocation area at the periphery of a chip 71, and peripheral circuit cells 73 such as input/output cells and power supply cells are located inside the pads. The internal circuits 74 are arranged at a pitch of .
第８図において、７２・・はパッド、８１は例えば二段
接続されたインバータからなる入カバッファ用の入力セ
ル、８２は例えば二段接続されたインバータからなる出
力バッファ用の出力セル、８３は内部回路駆動用セル、
８４・・・は各セルと内部回路領域８５とを接続するた
めの配線である。In FIG. 8, 72... are pads, 81 is an input cell for an input buffer consisting of inverters connected in two stages, 82 is an output cell for an output buffer consisting of inverters connected in two stages, and 83 is an internal circuit driving cells,
84... are wirings for connecting each cell and the internal circuit area 85.
この場合、入力セル８１および出力セル８２とパッド７
２・・・とを接続するための配線８６・・・は形成され
ているが、内部回路駆動用セル８３はパッド７２・・・
との接続が不要であるので、この接続のための配線は形
成されておらず、この内部回路駆動用セル８３に対応す
るチップ周辺部のパッド割当領域はパッドが形成されて
いない空きスペース（以下、パッド空きスペースと記す
）８７となっている。In this case, input cell 81 and output cell 82 and pad 7
2... are formed, but the internal circuit driving cell 83 is connected to the pad 72...
Since there is no need for connection with the internal circuit drive cell 83, no wiring is formed for this connection, and the pad allocation area on the periphery of the chip corresponding to this internal circuit driving cell 83 is an empty space (hereinafter referred to as , pad empty space) is 87.
一方、第９図において、７２・・・はパッド、９１・・
・は例えば二段接続されたインバータからなる人カバッ
ファ用の入力セル、９２・・・はそれぞれ例えば二段接
続されたインバータからなる出力バッファ用の出力セル
である。この場合、２個の入力セル９１は配線９３によ
り並列に接続されて使用されており、この２個の入力セ
ル９１のうちの一方側の入力セル９１に対応するパッド
割当領域にはパッド７２が形成されており、他方側の入
力セル９］に対応するパッド割当領域はパッド空きスペ
ース９４となっている。なお、９５は２個の入力セル９
１とパッド７２とを接続する配線、９６は２個の入力セ
ル９１と内部回路領域９７とを接続する配線である。On the other hand, in FIG. 9, 72... are pads, 91...
. is an input cell for a human buffer consisting of inverters connected in two stages, and 92 . . . is an output cell for an output buffer consisting of inverters connected in two stages, for example. In this case, the two input cells 91 are connected in parallel by wiring 93, and the pad 72 is in the pad allocation area corresponding to one input cell 91 of the two input cells 91. The pad allocation area corresponding to the input cell 9 on the other side is a pad empty space 94. Note that 95 indicates two input cells 9
A wiring 96 connects the two input cells 91 and the pad 72, and a wiring 96 connects the two input cells 91 and the internal circuit area 97.
同様に、２個の出力セル９２は配線９８により並列に接
続されて使用されており、この２個の出カセル９２のう
ちの一方側の出力セル９２に対応するパッド割当領域に
はパッド７２が形成されており、他方側の出力セル９２
に対応するパッド割当領域はパッド空きスペース９４と
なっている。Similarly, two output cells 92 are connected in parallel by a wiring 98, and a pad 72 is provided in a pad allocation area corresponding to one output cell 92 of the two output cells 92. is formed, and the output cell 92 on the other side
The pad allocation area corresponding to is a pad empty space 94.
なお、９９は２個の出力セル９２とパッド７２とを接続
する配線、１００は２個の出力セル９２と１ツ部回路領
域９７とを接続する配線である。Note that 99 is a wiring that connects the two output cells 92 and the pad 72, and 100 is a wiring that connects the two output cells 92 and the first circuit area 97.
第１０図は、セミカスタム集積回路、例えばゲートアレ
イにおける各母体サイズ（チップサイズ）５
番号およびその最大パッド数と、ＤＩＰ （デュアル・
インライン・パッケージ）の各ピン数毎に対応する適合
範囲の仕様を示しており、例えば２４ピンのＤＩＰと母
体番号「０３」の組合せを考えてみると、前記したよう
なチップ周辺部のパッド空きスペース（ボンディングさ
れないパッド数）は、最大パッド数−パッケージピン数
＝５４−２４−３０も発生する。FIG. 10 shows each motherboard size (chip size) 5 number and its maximum pad number in a semi-custom integrated circuit, such as a gate array, and the DIP (dual
For example, if we consider a combination of a 24-pin DIP and a motherboard number "03", there will be pad free space on the periphery of the chip as described above. The space (the number of pads that are not bonded) is also generated by the maximum number of pads - the number of package pins = 54-24-30.
ところで、近年のデバイスの微細化技術の発達により、
半導体集積回路の集積度が高まるにつれ、チップの端子
数の増大が必須となり、また、より高機能なセルをチッ
プへ搭載する場合には、そのセルの機能テスト用端子へ
の要求が高まっている。By the way, with the recent development of device miniaturization technology,
As the degree of integration of semiconductor integrated circuits increases, it becomes necessary to increase the number of terminals on a chip, and when mounting more sophisticated cells on a chip, there is an increasing demand for terminals for testing the functions of those cells. .
また、従来のセミカスタム集積回路は、内部回路機能テ
スト専用のパッドがないので、それそれのチップ個々に
構築されたシステムにおいて、内部回路の接続関係を考
慮した機能テストパターンを作威しなければならない。In addition, since conventional semi-custom integrated circuits do not have pads dedicated to internal circuit function tests, it is necessary to create a functional test pattern that takes into account the connection relationships of internal circuits in the system built for each individual chip. No.
しかし、近年においては、前述のように、高槻能で入出
力端子数の多いセルをチップへ搭裁する６
場合が多くなっており、入出力端子と他の内部回路との
接続関係を考慮した機能テストパターンは膨大な量とな
ってしまう。また、機能不良等の不具合が発生した場合
においても、複雑なシステム構成の中に不良箇所を見出
すことは大変困難な作業となる。However, in recent years, as mentioned above, cells with a large number of input/output terminals are often mounted on a chip6, and the connection relationship between the input/output terminals and other internal circuits has been taken into account. The number of functional test patterns becomes enormous. Further, even if a malfunction such as a malfunction occurs, it is extremely difficult to find the defective location in a complex system configuration.
以上のような理由により、内部回路機能テスト用あるい
は内部状態モニタ用のパッドに対する要求はあるが、従
来の技術に示したように、セミカスタム集積回路におい
てはチップ周辺部のパッド空きスペースがあるにも拘ら
ず、それらを有効に利用することは行われていない。ま
た、仮に、パッド空きスペース上に内部回路機能テスト
用あるいは内部状態モニタ用のパッドを配置するとして
も、パッドより内側の周辺部回路領域に空きスペースが
ない状態で入出力セル等が配置されている場合は、パッ
ドと内部回路とを接続することは不可能になる。For the above reasons, there is a demand for pads for internal circuit function testing or internal status monitoring, but as shown in the conventional technology, in semi-custom integrated circuits, there is a need for pads for testing the internal circuit function or for monitoring internal conditions, but in semi-custom integrated circuits, there is a need for pads for testing the internal circuit function or for monitoring internal conditions. However, they have not been used effectively. Furthermore, even if a pad for internal circuit function testing or internal status monitoring is placed on the empty pad space, input/output cells, etc. are placed with no empty space in the peripheral circuit area inside the pad. If it is, it will be impossible to connect the pad to the internal circuit.
（発明が解決しようとする課題）
上記したように従来の半導体集積回路は、チップ周辺部
にパッド空きスペースがあるにも拘らず、それらを有効
に利用することは行われておらず、仮に、パッド空きス
ペース上に内部回路機能テスト用あるいは内部状態モニ
タ用のパッドを配置するとしても、パッドより内側の周
辺部回路領域に空きスペースがない状態で入出力セル等
が配置されている場合は、パッドと内部回路とを接続す
ることは不可能になるという問題がある。(Problems to be Solved by the Invention) As mentioned above, although conventional semiconductor integrated circuits have free pad spaces around the chip, they are not utilized effectively. Even if a pad for internal circuit function testing or internal status monitoring is placed on an empty pad space, if input/output cells, etc. are placed with no empty space in the peripheral circuit area inside the pad, There is a problem in that it becomes impossible to connect the pad to the internal circuit.
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、チップ周辺部のパッド割当領域における通常
はパッドを必要としない箇所（従来のパッド空きスペー
スに相当する箇所）も、内部回路機能テスト用あるいは
内部状態モニター用のパッドを配置することにより有効
に利用し得る半導体集積回路を提供することにある。The present invention has been made to solve the above-mentioned problems.The purpose of the present invention is to eliminate the need for internal pad allocation even in areas where pads are not normally required (corresponding to conventional pad empty spaces) in the pad allocation area around the chip. It is an object of the present invention to provide a semiconductor integrated circuit that can be effectively used by arranging pads for circuit function testing or internal state monitoring.
［発明の構成］
（課題を解決するための手段）
本発明は、チップ周辺部にパッドおよび入出力回路、電
源回路が配置され、この入出力回路、電源回路の内側に
内部回路が配置されている半導体集積回路において、前
記パッドは、前記入出力回路に接続されたボンディング
用の複数個の第１のパッドと、内部回路機能テスト用あ
るいは内部状態モニタ用の少なくとも１個の第２のパッ
ドとが混在していることを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention is characterized in that a pad, an input/output circuit, and a power supply circuit are arranged around the chip, and an internal circuit is arranged inside the input/output circuit and the power supply circuit. In the semiconductor integrated circuit, the pads include a plurality of first pads for bonding connected to the input/output circuit, and at least one second pad for internal circuit function testing or internal state monitoring. It is characterized by a mixture of.
（作 用）
チップ周辺部のパッド割当領域における従来のパッド空
きスペースに相当する箇所を利用して、内部回路機能テ
スト用あるいは内部状態モニタ用のパッドが配置されて
いるので、そのパッドを任意のセルのテスト専用パッド
とすれば、他の内部回路との接続関係を考慮することな
く作成可能な比較的短い量の機能テストパターンにより
機能テストを行うことが可能になり、テストパターン量
が大幅に削減される。(Function) Pads for internal circuit function tests or internal status monitors are placed using the area equivalent to the conventional pad free space in the pad allocation area around the chip. If the pad is used exclusively for cell testing, it becomes possible to perform functional tests using relatively short functional test patterns that can be created without considering connections with other internal circuits, significantly reducing the amount of test patterns. reduced.
また、機能不良等の不具合が発生した場合には、内部状
態モニタ用パッドを介してモニタすることにより、内部
回路不良箇所の特定を容易に行うことが可能になってい
る。Furthermore, if a malfunction or other malfunction occurs, the location of the internal circuit malfunction can be easily identified by monitoring via the internal state monitoring pad.
また、この内部回路機能テスト用あるいは内部９
状態モニタ用のパッドを配置する際、パッドより内側の
周辺部回路領域に空きスペースがない場合でも、この周
辺部回路領域の配線層とは異なる配線層を利用してパッ
ドと内部回路とを接続することにより、他の回路に支障
なく接続することが可能である。In addition, when arranging pads for internal circuit function tests or internal 9 status monitors, even if there is no free space in the peripheral circuit area inside the pad, it is necessary to place pads on a wiring layer different from the wiring layer of this peripheral circuit area. By connecting the pad and the internal circuit using the pad, it is possible to connect to other circuits without any problem.
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は、ゲートアレイあるいはスタンダードセル等の
大規模なセミカスタム集積回路の一部を示している。こ
のセミカスタム集積回路のチップレイアウトの特徴は、
チップ１１の周辺部にパッド１２・・・がある一定のピ
ッチにより配置され、その内側に入出力セル、電源セル
等の周辺回路セル１３・・・がある一定のピッチにより
配置されており、さらに、この内側に内部回路１４・・
・が配置されており、さらに、チップ周辺部のパッド割
当領域における通常は入出力パッドを必要としない箇所
（従来のパッド空きスペースに相当する箇所）に１０
も、内部回路機能テスト用パッド１５・・・および内部
状態モニタ用パッド１５・・・が配置されていることで
ある。FIG. 1 shows a portion of a large scale semi-custom integrated circuit, such as a gate array or standard cell. The characteristics of the chip layout of this semi-custom integrated circuit are:
Pads 12...are arranged at a certain pitch around the periphery of the chip 11, and inside thereof peripheral circuit cells 13, such as input/output cells and power supply cells, are arranged at a certain pitch. , inside this is the internal circuit 14...
In addition, pads 15 and 15 pads for internal circuit function tests are arranged in the pad allocation area around the chip where input/output pads are not normally required (corresponding to the conventional pad empty space). . . . and an internal state monitoring pad 15 . . . are arranged.
第２図および第３図は、第１図のセミカスタム集積回路
について、チップ周辺部の一部におけるパッドと周辺回
路セルの配置およびこの周辺回路セルと内部回路領域１
６との接続関係の相異なる例を示している。FIGS. 2 and 3 show the arrangement of pads and peripheral circuit cells in a part of the chip periphery, and the layout of the peripheral circuit cells and internal circuit area 1 of the semi-custom integrated circuit of FIG. 1.
6 shows different examples of connection relationships with 6.
即ち、第２図に示すチップおいて、２１・・・はそれぞ
れ通常の入力用パッド、２２は通常の出力用パッドであ
る。２３・・・はそれぞれ例えば二段接続されたインバ
ータからなる入カバッファ用の入力セル、２４は内部回
路駆動用セル、２５・・・はそれぞれ例えば二段接続さ
れたインバータからなる出カバッファ用の出力セル、２
６は内部回路セルである。入力セル２３・・・は、それ
ぞれ対応して配線２７により入力用パッド２１・・・に
接続されると共に、配線２８により内部回路領域１６に
接続されている。That is, in the chip shown in FIG. 2, 21... are normal input pads, and 22 are normal output pads. 23... are input cells for input buffers each consisting of, for example, inverters connected in two stages, 24 are internal circuit driving cells, and 25... are outputs for output buffers each consisting of inverters connected in two stages, for example. cell, 2
6 is an internal circuit cell. The input cells 23 . . . are connected to the input pads 21 .
内部回路駆動用セル２４は、配線２９にょり内１１
部回路領域１６に接続されているが、パッドとの接続が
不要であるので、この接続のための配線は形威されてい
ない。２個の出力セル２５・・・は、配線３０、３１に
より並列に接続されて使用されるものであり、この配・
線３０により出力用パッド２２に接続されると共に、配
線３２により内部回路領域１６に接続されている。入力
用パッド２１・・・および出力用パッド２２は、上記チ
ップを半導体集積回路として組立てる時に集積回路端子
部などとの間でボンディング接続が行われるボンディン
グ用のパッドである。The internal circuit driving cell 24 is connected to the inner circuit area 16 by a wiring 29, but since connection with a pad is not required, no wiring is provided for this connection. The two output cells 25 are used by being connected in parallel by wirings 30 and 31, and this arrangement
It is connected to the output pad 22 by a line 30 and to the internal circuit area 16 by a wiring 32 . The input pads 21 . . . and the output pads 22 are bonding pads that are bonded to integrated circuit terminals and the like when the chip is assembled as a semiconductor integrated circuit.
さらに、本実施例のセミカスタム集積回路においては、
チップ周辺部のパッド割当領域における従来のパッド空
きスペースに相当する箇所にも、内部回路機能テスト用
パッド１５・・・が配置され、内部回路領域１６には入
力保護回路３３・・・と、これに接続されたテスト信号
制御回路３４・・・が配置され、このテスト信号制御回
路３４・・・は配線３５により内部回路セル２６の入出
力端子２６ａに接続されている。そして、内部回路機能
テスト用パ１ ２
ッド１５・・・と入力保護回路３３・・・とは、入出力
セル等を介することなく直接に配線３６により接続され
ている。Furthermore, in the semi-custom integrated circuit of this example,
Internal circuit function test pads 15 are also placed in areas corresponding to conventional pad free spaces in the pad allocation area around the chip, and input protection circuits 33 and 33 are placed in the internal circuit area 16. Test signal control circuits 34 . . . are arranged, and these test signal control circuits 34 . The internal circuit function test pads 1 2 and the input protection circuits 33 are directly connected by wiring 36 without using any input/output cells or the like.
この場合、パッド１５・・・より内側の周辺回路セル領
域に空きスペースがない場合には、この周辺回路セル領
域上を利用して、周辺回路セルの配線層とは異なる配線
層により配線３６が形成されており、内部回路機能テス
ト用パッド１５・・・と入力保護回路３３・・・とが他
の回路に支障なく接続されている。In this case, if there is no free space in the peripheral circuit cell area inside the pad 15..., the wiring 36 is placed on the peripheral circuit cell area using a wiring layer different from the wiring layer of the peripheral circuit cell. The internal circuit function test pads 15 and the input protection circuits 33 are connected to other circuits without any problem.
なお、パッド１５・・・より内側の周辺回路セル領域に
空きスペースがある場合には、周辺回路セルの配線層と
同一配線層により上記配線を形成してもよい。Note that if there is a vacant space in the peripheral circuit cell region inside the pads 15, the wiring may be formed using the same wiring layer as the wiring layer of the peripheral circuit cell.
また、３７〜３つは内部回路セル２６の入出力端子２６
ｂ〜２６ｄと図示しないパッド空きスペースに配置され
た内部状態モニタ用パッド群とを入出力セル等を介する
ことなく直接に接続する配線群である。In addition, 37 to 3 are input/output terminals 26 of the internal circuit cell 26.
This is a wiring group that directly connects b to 26d and an internal state monitoring pad group arranged in a pad empty space (not shown) without going through an input/output cell or the like.
第３図においても、第２図と同様に、従来のパ１ ３
ッド空きスペースに相当する箇所に内部回路機能テスト
用パッド１５・・・が配置され、この内部回路機能テス
ト用パッド１５・・・と入力保護回路３３・・・とは入
出力セル等を介することなく直接に配線３６′により接
続され、テスト信号制御回路３４・・・は配線３５′に
より内部回路セル２６の入出力端子２６ａに接続されて
いる。この場合、この配線３６′および配線３５′が、
周辺回路セル領域の配線層ならびに内部回路領域１６の
配線層と異なる配線層により形成されている。In FIG. 3, similarly to FIG. 2, internal circuit function test pads 15 are arranged in locations corresponding to the conventional pad empty spaces. . . . and the input protection circuit 33 . 26a. In this case, the wiring 36' and the wiring 35' are
It is formed of a wiring layer different from the wiring layer in the peripheral circuit cell area and the wiring layer in the internal circuit area 16.
なお、第３図において、配線３７’ ３８’ は配
線３５′と同一配線層により形成されており、その他の
部分には第２図中と第２図中と対応する部分と同一符号
を付している。In addition, in FIG. 3, the wiring 37'38' is formed of the same wiring layer as the wiring 35', and other parts are given the same reference numerals as those in FIG. 2 and corresponding parts. ing.
上記したようなセミカスタム集積回路においては、チッ
プ周辺部のパッド割当領域における従来のパッド空きス
ペースに相当する箇所を利用して、内部回路機能テスト
用および内部状態モニタ用のパッド１５・・・を配置し
ている。従って、ある内部回路機能テスト用パッド１５
を、機能テストを行１４
いたい任意のセルのテスト専用パッドとすれば、任意の
セルと他の内部回路との接続関係を考慮することなく作
成可能な比較的短い量の機能テストパターンにより機能
テストを行うことが可能になり、テストパターン量が大
幅に削減される。In the above-mentioned semi-custom integrated circuit, pads 15 for internal circuit function tests and internal status monitors are installed using areas corresponding to conventional pad free spaces in the pad allocation area around the chip. It is placed. Therefore, a certain internal circuit function test pad 15
If you use a pad dedicated to testing any cell you want to perform a functional test on, you can perform a functional test using a relatively short functional test pattern that can be created without considering the connection relationship between any cell and other internal circuits. The amount of test patterns can be significantly reduced.
また、機能不良等の不具合が発生した場合には、内部状
態モニタ用パッド１５を介してモニタできるので、内部
回路不良箇所の特定を容易に行うことが可能になってい
る。Further, in the event that a malfunction such as a malfunction occurs, it can be monitored via the internal state monitoring pad 15, making it possible to easily identify the location of the internal circuit malfunction.
また、この内部回路機能テスト用１５・・・および内部
状態モニタ用のパッド１５・・・を配置する際、バッド
１５・・・より内側の周辺回路セル１３・・・領域に空
きスペースがない場合でも、この周辺回路セル１３・・
・領域の配線層とは異なる配線層を利用してパッドと内
部回路とを接続しているので、他の回路に支障なく接続
することが可能である。Also, when arranging pads 15 for internal circuit function test and internal status monitor, if there is no free space in the peripheral circuit cell 13 area inside pad 15... However, this peripheral circuit cell 13...
- Since the pad and the internal circuit are connected using a wiring layer different from the wiring layer of the area, it is possible to connect to other circuits without any problem.
また、ボンディング用のパッド１２・・・と内部回路機
能テスト用１５・・・および内部状態モニタ用のパッド
１５・・・との外形を異ならせて形成しているので、チ
ップ１１を半導体集積回路として組立て１５
る時に目視合せ方式によりボンディング位置を設定する
際に、目視合せを容易かつ正確に行うことができ、ボン
ディング誤りを防ぐことができる。In addition, since the pads 12 for bonding, the pads 15 for internal circuit function test, and the pads 15 for internal state monitoring are formed with different external shapes, the chip 11 can be used as a semiconductor integrated circuit. When setting the bonding position by visual alignment during assembly, visual alignment can be easily and accurately performed, and bonding errors can be prevented.
また、従来のパッド空きスペースに相当する箇所に内部
回路機能テスト用パッド１５・・・および内部状態モニ
タ用バッド１５・・・を配置することにより、チップ周
辺部のパッド割当領域にパッド１２・・・ １５・・・
をある一定のピッチにより配置しているので、ウェハ状
態の時のダイソート等に際して、標準化された複数の針
を有するテストプロブの針が従来のパッド空きスペース
に相当する箇所に接触する時、この箇所に内部回路機能
テスト用パッド１５あるいは内部状態モニタ用パッド１
５が存在するので、チップ１１に対する衝撃をやわらげ
る作用があり、この時にチップ１１に傷が発生すること
を防止することが可能になる。In addition, by arranging internal circuit function test pads 15 and internal status monitoring pads 15 in locations corresponding to conventional pad empty spaces, pads 12 are placed in the pad allocation area at the periphery of the chip.・15...
are arranged at a certain pitch, so when the needles of a standardized test probe with multiple needles come into contact with a point corresponding to the conventional pad empty space during die sorting etc. in the wafer state, this point Pad 15 for internal circuit function test or pad 1 for internal status monitor
5 has the effect of softening the impact on the chip 11, making it possible to prevent the chip 11 from being scratched at this time.
また、内部回路機能テスト用パッド１５・・・および内
部状態モニタ用パッド］５・・・と入力保護回路３３・
・・とは入出力セル等を介することなく直接に接続され
ているので、入出力セル等のパターンレ１６
イアウトに対する制約が少なくて済む。In addition, internal circuit function test pads 15... and internal status monitor pads] 5... and input protection circuits 33...
... are directly connected without going through input/output cells, etc., so there are fewer restrictions on the pattern layout of input/output cells, etc.
また、内部回路機能テスト用パッド１５・・・が内部回
路領域１６に配置されている入力保護回路３３・・・を
介して内部回路と接続されているので、外部からの静電
気によるサージ入力から内部回路のＭＯＳトランジスタ
を保護し、そのゲート電極の破壊を防止することができ
る。In addition, since the internal circuit function test pads 15 are connected to the internal circuit via the input protection circuit 33 disposed in the internal circuit area 16, the internal circuit is protected from surge input due to static electricity from outside. It is possible to protect the MOS transistor of the circuit and prevent its gate electrode from being destroyed.
また、テスト信号制御回路３４・・・と内部回路セル２
６の入出力端子２６ａとを接続する配線３５′が、内部
回路領域１６の配線層と異なる配線層により形成されて
いるので、この配線３５′によりチップ面積が増大する
こともない。In addition, the test signal control circuit 34... and the internal circuit cell 2
Since the wiring 35' connecting the input/output terminal 26a of No. 6 is formed of a wiring layer different from the wiring layer of the internal circuit area 16, the chip area does not increase due to this wiring 35'.
第４図は、第２図および第３図のチップ周辺部における
配線層相互の関係の一例を示す断面図であり、４０は半
導体基板、４１は基板表面に選択的に形成された不純物
拡散層からなるＭＯＳ｝ランジスタのソース・ドレイン
領域、４２は基板表面上のゲート絶縁膜、４３はこのゲ
ート絶縁膜４２上に形戊されたポリシリコンからなるＭ
ＯＳトランジスタのゲート電極、４４は層間絶縁膜１７
（例えばＳ ｉ Ｏ ｓ ） 、４ ５は第１層目の金
属配線、４６は第２層目の金属配線、４７は第３層目の
金属配線、４８はパッド部である。FIG. 4 is a cross-sectional view showing an example of the relationship between wiring layers in the chip peripheral area of FIGS. 2 and 3, in which 40 is a semiconductor substrate, and 41 is an impurity diffusion layer selectively formed on the substrate surface. 42 is a gate insulating film on the substrate surface; 43 is a polysilicon transistor formed on the gate insulating film 42;
The gate electrode of the OS transistor, 44 is the interlayer insulating film 17 (for example, SiOs), 45 is the first layer metal wiring, 46 is the second layer metal wiring, and 47 is the third layer metal wiring. , 48 is a pad portion.
ここで、第１層目の金属配線４５および第２層目の金属
配線４６は、周辺回路セル１３・・・領域ならびに前記
内部回路領域１６の配線に用いられ、第３層目の金属配
線４７は前記配線３６あるいは３６’ ３５’ に用
いられ、パッド部４８は内部回路機能テスト用パッド１
５・・・あるいは内部状態モニタ用パッド１５に用いら
れる。Here, the first layer metal wiring 45 and the second layer metal wiring 46 are used for wiring in the peripheral circuit cell 13 . . . area and the internal circuit area 16, and the third layer metal wiring 47 is used for the wiring 36 or 36'35', and the pad part 48 is used for the internal circuit function test pad 1.
5... or used as the internal state monitoring pad 15.
第５図は、第２図および第３図の入力保護回路３３・・
・の一例を示す回路図であり、入力信号線に挿入された
抵抗Ｒと、この抵抗Ｒの一端側と高レベル側電位（例え
ば電源電位ＶＣＣ）、低レベル側電位（例えば接地電位
ＧＮＤ）との間にそれぞれ挿入されたＰＮ接合ダイオー
ドＤａおよびＤｂと、抵抗Ｒの他端側と高レベル側電位
、低レベル側電位との間にそれぞれ挿入されたＰＮ接合
ダイオドＤｃおよびＤｄとからなる。FIG. 5 shows the input protection circuit 33 of FIGS. 2 and 3.
・This is a circuit diagram showing an example, and shows a resistor R inserted into an input signal line, one end of this resistor R, a high-level potential (for example, power supply potential VCC), and a low-level potential (for example, ground potential GND). PN junction diodes Da and Db are inserted between the resistor R and the high-level potential and the low-level potential, respectively.
また、上記実施例では、内部回路機能テスト用１８
パッド１５・・・および内部状態モニタ用パッド１５・
・・と内部回路との接続を、内部回路領域１６に配置さ
れた入力保誂回路３３・・・を介して行ったが、集積回
路チップ本来のシステムとは関係ないテスト回路等をテ
ストする場合などには、内部回路領域１６に配置された
入力保護回路３３・・・を用いることなく、チップ１１
外に配置された入力保護回路を介して上記テスト回路等
にテスト信号を入力するようにしてもよい。Further, in the above embodiment, the internal circuit function test pads 18, pads 15, and internal state monitor pads 15, 15, . . .
... is connected to the internal circuit through the input protection circuit 33 arranged in the internal circuit area 16, but when testing a test circuit etc. that is unrelated to the original system of the integrated circuit chip. etc., without using the input protection circuit 33 arranged in the internal circuit area 16.
A test signal may be input to the test circuit or the like through an input protection circuit placed outside.
第６図は、ウエハ６０状態における第１図のセミカスタ
ム集積回路チップ１１のテストを行う際に、テスタ用ボ
ード６１上に配置された入力保護回路を介して集積回路
テスタ６２からテスト信号を入力する様子を示している
。FIG. 6 shows a test signal inputted from an integrated circuit tester 62 via an input protection circuit arranged on a tester board 61 when testing the semi-custom integrated circuit chip 11 of FIG. 1 in a wafer 60 state. It shows how to do it.
なお、上記実施例ではセミカスタム集積回路を示したが
、本発明はセミカスタム集積回路に限らず、チップ周辺
部にパッドおよび入／出力回路、電源回路が配置され、
この入出力回路、電源回路の内側に内部回路が配置され
ている半導体集積回路に一般的に適用可能である。Although a semi-custom integrated circuit was shown in the above embodiment, the present invention is not limited to semi-custom integrated circuits, and the present invention is not limited to semi-custom integrated circuits.
This invention is generally applicable to semiconductor integrated circuits in which internal circuits are arranged inside this input/output circuit and power supply circuit.
１９
［発明の効果コ
上述したように本発明の半導体集積回路によれば、チッ
プ周辺部のパッド割当領域における従来のパッド空きス
ペースに相当する箇所も、内部回路機能テスト用あるい
は内部状態モニタ用のパッドを配置することにより有効
に利用することができる。そして、テストしたい任意の
セルと他の内部回路との接続関係を考慮することなく作
成可能な比較的短い量の機能テストパターンにより機能
テストを行うことが可能になり、テストパターン量を大
幅に削減することができる。19 [Effects of the Invention] As described above, according to the semiconductor integrated circuit of the present invention, the area corresponding to the conventional pad empty space in the pad allocation area at the periphery of the chip can be used for internal circuit function testing or internal state monitoring. It can be used effectively by arranging pads. In addition, it is now possible to perform functional tests using relatively short functional test patterns that can be created without considering the connection relationship between any cell to be tested and other internal circuits, significantly reducing the amount of test patterns. can do.
また、機能不良等の不具合が発生した場合には、内部状
態モニタ用パッドを介してモニタすることにより、内部
回路不良箇所の特定を容易に行うことが可能になる。Furthermore, when a malfunction or other malfunction occurs, monitoring via the internal state monitoring pad makes it possible to easily identify the location of the internal circuit malfunction.
また、上記内部回路機能テスト用あるいは内部状態モニ
タ用のパッドを配置する際、パッドより内側の周辺部回
路領域に空きスペースがない場合でも、この周辺部回路
領域の配線層とは與なる配線層を利用してパッドと内部
回路とを接続するこ２０
とにより、他の回路に支障なく接続することが可能であ
る。Furthermore, when arranging the pads for internal circuit function testing or internal status monitoring, even if there is no free space in the peripheral circuit area inside the pad, the wiring layer in this peripheral circuit area may be a different wiring layer. By connecting the pad and the internal circuit using the 20, it is possible to connect to other circuits without any problem.
第１図は本発明の一実施例に係るセミカスタム集積回路
のチップレイアウトを概略的に示す図、第２図および第
３図はそれぞれ第１図中のチップ周辺部の一部における
パッドと周辺回路セルの配置およびこの周辺回路セルと
内部回路との接続関係の相異なる例を示す構成説明図、
第４図は第２図および第３図のチップ周辺部における配
線層相互の関係の一例を示す断面図、第５図は第２図お
よび第３図の入力保護回路の一例を示す回路図、第６図
は第１図のセミカスタム集積回路チップのウェハ状態に
おけるテストを行う際にチップ外に配置された入力保護
回路を介してテスト信号を入力する様子を示す図、第７
図は従来のセミカスタム集積回路のチップレイアウトを
示す図、第８図および第９図はそれぞれ従来のセミカス
タム集積回路のチップ周辺部の一部におけるパッドと周
辺回路セルの配置およびこの周辺回路セルと内部回２１
路との接続関係を示す構成説明図、第１０図はゲトアレ
イにおける各母体サイズ（チップサイズ）番号およびそ
の最大パッド数とＤＩＰの各ピン数ごとに対応する適合
範囲の仕様の一例を示す図である。
１１・・・・・・集積回路チップ、１２・・・・・・パ
ッド、１３・・・・・・周辺回路セル（入出力セル、電
源セル等）、１４・・・・・・内部回路、１５・・・・
・・内部回路機能テスト用パッド、１６・・・・・・内
部回路領域、２１・・・・・・入力用パッド、２２・・
・・・・出力用パッド、２３・・・・・・入力セル、２
４・・・・・・内部回路駆動用セル、２５・・・・・・
出力セル、２６・・・・・・内部回路セル、２６ａ〜２
６ｄ・・・・・・内部回路セルの入出力端子、２７，２
８，２９，３０，３１，３２，３５．３５’３６．３６
’ ．３７〜３９．３７’〜３９′４５〜４７・・・・
・・配線、４８・・・・・・パッド部、３３・・・・・
・入力保護回路、３４・・・・・・テスト信号制御回路
、６０・・・・・・ウエハ、６１・・・テスター用ボー
ド、６２・・・集積回路テスタ。FIG. 1 is a diagram schematically showing a chip layout of a semi-custom integrated circuit according to an embodiment of the present invention, and FIGS. Configuration explanatory diagrams showing different examples of arrangement of circuit cells and connection relationships between peripheral circuit cells and internal circuits;
4 is a cross-sectional view showing an example of the relationship between wiring layers in the chip peripheral area of FIGS. 2 and 3; FIG. 5 is a circuit diagram showing an example of the input protection circuit of FIGS. 2 and 3; 6 is a diagram showing how a test signal is input through an input protection circuit placed outside the chip when testing the semi-custom integrated circuit chip of FIG. 1 in a wafer state;
The figure shows a chip layout of a conventional semi-custom integrated circuit, and FIGS. 8 and 9 respectively show the arrangement of pads and peripheral circuit cells in a part of the chip periphery of a conventional semi-custom integrated circuit, and the peripheral circuit cells. 10 is an explanatory diagram of the configuration showing the connection relationship between the circuit and the internal circuit 21, and FIG. 10 is an example of the specifications of each matrix size (chip size) number in the get array, its maximum number of pads, and the compatible range corresponding to each number of pins of the DIP. FIG. 11... Integrated circuit chip, 12... Pad, 13... Peripheral circuit cell (input/output cell, power supply cell, etc.), 14... Internal circuit, 15...
...Internal circuit function test pad, 16...Internal circuit area, 21...Input pad, 22...
...Output pad, 23...Input cell, 2
4... Internal circuit driving cell, 25...
Output cell, 26... Internal circuit cell, 26a-2
6d...Input/output terminal of internal circuit cell, 27,2
8, 29, 30, 31, 32, 35.35'36.36
'． 37~39.37'~39'45~47...
...Wiring, 48...Pad section, 33...
- Input protection circuit, 34...Test signal control circuit, 60...Wafer, 61...Tester board, 62...Integrated circuit tester.
Claims (9)
路が配置され、この入出力回路、電源回路の内側に内部
回路が配置されている半導体集積回路において、 前記パッドは、前記入出力回路に接続されたボンディン
グ用の複数個の第１のパッドと、内部回路機能テスト用
あるいは内部状態モニタ用の少なくとも１個の第２のパ
ッドとが混在していることを特徴とする半導体集積回路
。(1) In a semiconductor integrated circuit in which a pad, an input/output circuit, and a power supply circuit are arranged around the chip, and an internal circuit is arranged inside the input/output circuit and power supply circuit, the pad is connected to the input/output circuit. A semiconductor integrated circuit characterized in that a plurality of connected first pads for bonding and at least one second pad for internal circuit function testing or internal state monitoring coexist.
ることを特徴とする請求項１記載の半導体集積回路。(2) The semiconductor integrated circuit according to claim 1, wherein the first pad and the second pad have different external shapes.
前記入出力回路用のセルおよび電源回路用のセルもある
一定のピッチにより配置されたセミカスタム集積回路で
あることを特徴とする請求項１記載の半導体集積回路。(3) the pads are arranged at a certain pitch;
2. The semiconductor integrated circuit according to claim 1, wherein the cells for the input/output circuit and the cells for the power supply circuit are also semi-custom integrated circuits arranged at a certain pitch.
することなく接続されていることを特徴とする請求項１
乃至３のいずれかに記載の半導体集積回路。(4) Claim 1 characterized in that the second pad and the internal circuit are connected without going through an input/output circuit.
4. The semiconductor integrated circuit according to any one of 3 to 3.
前記入出力回路用のセルおよび電源回路用のセルの配線
層とは異なる配線層により形成されていることを特徴と
する請求項４記載の半導体集積回路。(5) The wiring connecting the second pad and the internal circuit is formed of a wiring layer different from wiring layers of the input/output circuit cell and the power supply circuit cell. 4. The semiconductor integrated circuit according to 4.
回路領域に配置されている入力保護回路を介して内部回
路と接続されていることを特徴とする請求項４記載の半
導体集積回路。(6) The semiconductor integrated circuit according to claim 4, wherein the second pad for internal circuit function test is connected to the internal circuit via an input protection circuit arranged in the internal circuit area.
回路領域に配置されている入力保護回路を介して内部回
路と接続されていることを特徴とする請求項５記載の半
導体集積回路。(7) The semiconductor integrated circuit according to claim 5, wherein the second pad for internal circuit function test is connected to the internal circuit via an input protection circuit arranged in the internal circuit area.
プ外に配置されている入力保護回路を介して内部回路と
接続されていることを特徴とする請求項４記載の半導体
集積回路。(8) The semiconductor integrated circuit according to claim 4, wherein the second pad for internal circuit function test is connected to the internal circuit via an input protection circuit arranged outside the chip.
プ外に配置されている入力保護回路を介して内部回路と
接続されていることを特徴とする請求項５記載の半導体
集積回路。(9) The semiconductor integrated circuit according to claim 5, wherein the second pad for internal circuit function test is connected to the internal circuit via an input protection circuit arranged outside the chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156048A JPH0321042A (en) | 1989-06-19 | 1989-06-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156048A JPH0321042A (en) | 1989-06-19 | 1989-06-19 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321042A true JPH0321042A (en) | 1991-01-29 |
Family
ID=15619180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156048A Pending JPH0321042A (en) | 1989-06-19 | 1989-06-19 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321042A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491986B2 (en) | 2002-12-25 | 2009-02-17 | Panasonic Corporation | Semiconductor integrated circuit device |
-
1989
- 1989-06-19 JP JP1156048A patent/JPH0321042A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491986B2 (en) | 2002-12-25 | 2009-02-17 | Panasonic Corporation | Semiconductor integrated circuit device |
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