JPH03209523A - Detection system for error of instruction data - Google Patents
Detection system for error of instruction dataInfo
- Publication number
- JPH03209523A JPH03209523A JP2003813A JP381390A JPH03209523A JP H03209523 A JPH03209523 A JP H03209523A JP 2003813 A JP2003813 A JP 2003813A JP 381390 A JP381390 A JP 381390A JP H03209523 A JPH03209523 A JP H03209523A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flag
- output
- register
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 47
- 230000004044 response Effects 0.000 claims abstract description 3
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 2
Landscapes
- Advance Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
パイプライン処理で、実行されなくなった命令データに
ついて検出されたエラー情報を無効にする手段を設けた
命令データエラー検出方式に関し、パイプライン制御方
式での誤ったエラー信号の発生を防止することを目的と
し、
各パイプラインステージ毎に命令データをセットするレ
ジスタを有するパイプライン制御方式のディジタル処理
システムにおいて、エラー伝達烹エラー検出用情報出力
回路と、データエラー検出回路と、フラグ出力回路と、
判別回路と、フラグ制御回路とを設け、該フラグ制御回
路は、前記判別回路の判別出力が非分岐命令であるとき
、フラグ出力回路からレジスタにセットされた命令デー
タに対し有効フラグを出力せしめ、前記判別出力が分岐
命令であるとき当該判定時に初段レジスタの命令データ
が最終段レジスタに至るまでフラグ出力回路からそれら
レジスタにセットされた命令データに対し無効フラグを
出力せしめつつ、フラグ出力回路からの有効フラグ、又
は無効フラグに従って前記データエラー検出回路の出力
を有効、又は無効にするようにして構成した。[Detailed Description of the Invention] [Summary] Regarding an instruction data error detection method that is provided with a means to invalidate error information detected for instruction data that is no longer executed in pipeline processing, it is possible to detect errors in the pipeline control method. In a pipeline control digital processing system that has a register for setting instruction data for each pipeline stage, the purpose is to prevent the generation of error signals. A detection circuit, a flag output circuit,
A determination circuit and a flag control circuit are provided, and the flag control circuit causes a flag output circuit to output a valid flag for instruction data set in a register when the determination output of the determination circuit is a non-branch instruction; When the judgment output is a branch instruction, the flag output circuit outputs an invalid flag for the instruction data set in the registers until the instruction data in the first stage register reaches the final stage register. The output of the data error detection circuit is configured to be enabled or disabled according to a valid flag or an invalid flag.
本発明は、パイプライン処理に入った命令のうち、実行
されなくなった命令データについて検出されたエラー情
報を無効にする手段を設けた命令データエラー検出方式
に関する。The present invention relates to an instruction data error detection method that includes means for invalidating error information detected for instruction data that is no longer executed among instructions that have entered pipeline processing.
近年、コンピュータシステムの高速化の要求に伴い、命
令実行の高速化に対する要求が高い。In recent years, as computer systems have become faster, there has been a greater demand for faster instruction execution.
このため、プロセッサにおいて、１命令を複数のユニ７
）で実行し、同時に複数の命令を処理することが可能な
パイプライン制御方式による制御を行なうことが一般的
となっている。複数の命令の同時並行的処理は、該複数
の命令をパイプラインステージのレジスタにセットして
行なわれる。For this reason, in a processor, one instruction can be sent to multiple
), and it is common to perform control using a pipeline control method that allows multiple instructions to be processed at the same time. Simultaneous and parallel processing of a plurality of instructions is performed by setting the plurality of instructions in registers of pipeline stages.
また、メモリやプロセッサのレジスタにパリティを付与
し、常時、データとパリティが対応していることをチエ
ツクする等により、システムの信頼性を向上させたいと
いう要望も強い。There is also a strong desire to improve system reliability by assigning parity to memory and processor registers and constantly checking that data and parity correspond.
しかし、パイプライン制御を行なっているプロセッサに
おいては、複数の命令が同時に並行して実行されるよう
にしているため、分岐時等においては、先取りして既に
実行し始めた他の命令が無効化される場合があり、無効
化された命令によってエラーを検出しないようにする必
要がある。However, in processors that perform pipeline control, multiple instructions are executed in parallel at the same time, so when branching, etc., other instructions that have already started execution are invalidated. In some cases, it is necessary to avoid detecting errors due to disabled instructions.
従来のパイプライン制御方式のプロセッサにおいても、
常時パリティチエツクを行なっているため、各パイプラ
インステージのレジスタの中へ先取りしてセットされた
命令データについてもそのパリティチエツクを行なって
いる。Even in conventional pipeline control method processors,
Since the parity check is always performed, the parity check is also performed on the instruction data set in advance in the register of each pipeline stage.
その先取りされる複数の命令の中には、分岐命令も含ま
れることがあるが、その分岐命令後の命令のように実際
には実行されない命令であってもパイプラインステージ
のレジスタに先取りされてセ・ントされることになる。Branch instructions may be included among the multiple instructions that are prefetched, but even instructions that are not actually executed, such as instructions after the branch instruction, are prefetched in the registers of the pipeline stage. It will be sent.
そして、セントされた命令データの区別する手段をその
パリティチエツク回路には設けていない。Further, the parity check circuit is not provided with a means for distinguishing sent instruction data.
従って、パイプラインステージのレジスタにセットされ
た命令データはすべてそのパリティチエツクの対象とさ
れる。Therefore, all instruction data set in the registers of the pipeline stages are subject to parity checking.
そのため、パイプラインステージのレジスタにはセット
されたが、プログラム処理上においては実際には実行さ
れない命令となってしまうような命令について、換言す
ればパリティチエツクをしなくても済むものについてパ
リティチエツクをし、そのデータに、たまたまパリティ
エラーが含まれていたとするとそのパリティエラーを検
出してしまい、そのエラー処理を起動してしまうという
不都合を発生させていた。例えば、メモリの実装ぎりぎ
りのところに、無条件分岐命令があった場合などは、パ
イプライン制御でないプロセッサでは、正常に動作する
が、命令の先取りを行なっているパイプライン制御方式
のプロセッサでは、メモリが実装されていないアドレス
にアクセスにいこうとするためデータが保護されず、そ
のデータがパイプラインステージのレジスタにセットさ
れるとエラーになることがあり、従来機種との互換性が
取れなくなってしまうという問題も、前記誤エラー検出
に加えて存在する。Therefore, parity checks are performed on instructions that are set in pipeline stage registers but are not actually executed during program processing, in other words, instructions that do not require a parity check. However, if the data happens to contain a parity error, the parity error will be detected and the error processing will be activated, causing an inconvenience. For example, if there is an unconditional branch instruction at the edge of memory implementation, a non-pipeline control processor will operate normally, but a pipeline control processor that prefetches instructions will tries to access an address that is not implemented, so the data is not protected, and if that data is set in a pipeline stage register, an error may occur, making it incompatible with previous models. This problem also exists in addition to the above-mentioned false error detection.
本発明は、前述のような問題点に鑑みて創作されたもの
で、パイプライン制御方式により命令の先行制御を行な
っているプロセッサにおいて、実行されない命令によっ
て誤ってエラー検出出力を出力しない命令データエラー
検出方式を提供することをその目的とする。The present invention was created in view of the above-mentioned problems, and it is possible to prevent instruction data errors by preventing erroneous error detection output from being output due to unexecuted instructions in a processor that performs advance control of instructions using a pipeline control method. Its purpose is to provide a detection method.
第１図は、本発明の原理ブロック図を示す。この図に示
すように、本発明は、各パイプラインステージ毎に命令
データをセットするレジスタ２゜（ｉ＝１．２． ・
・・、ｍ）を有するパイプライン制御方式のディジタル
処理システムに、次の構成要素が設けられる。FIG. 1 shows a block diagram of the principle of the present invention. As shown in this figure, the present invention has a register 2° (i=1.2.
..., m) is provided with the following components.
その構成要素は、最終段レジスタを除く各レジスタ対応
に設けられた当該段で検出されたエラーの伝達及び次段
におけるエラー検出のための情報を当該段から次段へ与
えるエラー伝達兼エラー検出用情報出力回路３ｊ （Ｊ
＝１．２． ・・・２ｍ−１）と、最終段レジスタ２
．の命令データ及び最終段前段のエラー伝達兼エラー検
出用情報出力回路３．−１の出力に応答してエラー検出
信号を出力するデータエラー検出回路５と、各レジスタ
にセットされた命令データに対する有効、又は無効のフ
ラグを出力するフラグ出力回路７と、最終段レジスタ２
．の命令データが分岐命令、又は非分岐命令であるか否
かの判別出力を発生する判別回路９と、該判別回路９の
判別出力に応じたフラグを、前記フラグ出力回路７から
出力せしめるフラグ制御回路１１である。そして、フラ
グ制御回路１１は、前記判別出力が非分岐命令であると
き、フラグ出力回路７からレジスタにセットされた命令
データに対し有効フラグを出力せしめ、前記判別出力が
分岐命令であるとき当該判定時に初段レジスタの命令デ
ータが最終段レジスタに至るまでフラグ出力回路７から
それらレジスタにセントされた命令データに対し無効フ
ラグを出力せしめつつ、フラグ出力回路７からの有効フ
ラグ、又は無効フラグに従って前記データエラー検出回
路５の出力を有効、又は無効にするようにして、本発明
は構成される。Its components are provided for each register except the final stage register, and are used for error transmission and error detection to transmit errors detected in the relevant stage and to provide information for error detection in the next stage from the relevant stage to the next stage. Information output circuit 3j (J
=1.2. ...2m-1) and the final stage register 2
．． Command data and error transmission/error detection information output circuit in the pre-final stage 3. a data error detection circuit 5 that outputs an error detection signal in response to the output of -1, a flag output circuit 7 that outputs a valid or invalid flag for the instruction data set in each register, and a final stage register 2.
．． a determination circuit 9 that generates a determination output as to whether the instruction data is a branch instruction or a non-branch instruction; and a flag control that causes the flag output circuit 7 to output a flag according to the determination output of the determination circuit 9. This is circuit 11. Then, the flag control circuit 11 causes the flag output circuit 7 to output a valid flag for the instruction data set in the register when the discrimination output is a non-branch instruction, and when the discrimination output is a branch instruction, the flag control circuit 11 causes the flag output circuit 7 to output a valid flag for the instruction data set in the register. When the instruction data in the first register reaches the final register, the flag output circuit 7 outputs an invalid flag for the instruction data sent to those registers, and outputs the data according to the valid flag or invalid flag from the flag output circuit 7. The present invention is configured to enable or disable the output of the error detection circuit 5.
パイプライン制御方式のディジタル処理システムが動作
され、そのパイプラインステージに命令データがメモリ
から順次に読み出され、送り込まれることにより、その
システムにおいて、複数の命令が同時並行的に実行され
て行くことになるが、命令のパイプラインステージへの
入力が続いている状態においては、判別回路９がら命令
判別出力が発生される。この判別出力を受けるフラグ制
御回路１１は、その判別出力に応じたフラグをフラグ出
力回路７から出力せしめる。即ち、判別出方が非分岐命
令であるとき、フラグ出力回路７がら最終段レジスタへ
転送される命令データの各々に対し有効フラグを出力さ
せ、分岐命令であるときに初段レジスタにセットされた
命令データが最終段レジスタから出てしまうまでフラグ
出力回路７から無効フラグを出力させる。When a pipeline-controlled digital processing system is operated, instruction data is sequentially read from memory and sent to the pipeline stages, so that multiple instructions are executed simultaneously in that system. However, while instructions continue to be input to the pipeline stage, the discrimination circuit 9 generates an instruction discrimination output. The flag control circuit 11 receiving this discrimination output causes the flag output circuit 7 to output a flag corresponding to the discrimination output. That is, when the determined output is a non-branch instruction, the flag output circuit 7 outputs a valid flag for each piece of instruction data transferred to the final register, and when the instruction is a branch instruction, the valid flag is output for each piece of instruction data transferred to the final register. The flag output circuit 7 outputs an invalid flag until the data is output from the final stage register.
この出力と併行して、パイプラインへ送り込まれる命令
データはその初段のレジスタ２Ｉから最終段のレジスタ
２．へ順次に転送されるが、その転送において、転送さ
れる命令データについて、例えばパリティエラーが生じ
ているならばそのエラーを次段へ伝達すると共に、当該
次段でのエラー検出用情報、例えばパリティを転送する
情報が、エラー伝達兼エラー検出用出力回路３ｊから出
力される。In parallel with this output, instruction data is sent to the pipeline from register 2I at the first stage to register 2I at the final stage. During the transfer, if a parity error occurs in the transferred instruction data, that error is transmitted to the next stage, and information for error detection in the next stage, such as parity Information for transferring is output from the error transmission and error detection output circuit 3j.
従って、パイプライン内にある命令ストリームに分岐命
令がない場合に、いずれの段にもデータエラーが生じて
いないか、いずれかの段にエラーデータが生じているか
に従って、データエラー検出回路５から、エラー検出信
号が出力されないか、又は出力される一方、前述のよう
にフラグ出力回路７からは、有効フラグが出力されてい
るから、データエラー検出回路５からエラー検出信号が
出力されているときには、そのエラー検出信号は、エラ
ー処理（割込み処理）に有効に用いられる。Therefore, when there is no branch instruction in the instruction stream in the pipeline, the data error detection circuit 5 sends the following information depending on whether a data error has occurred in any stage or whether error data has occurred in any stage. While the error detection signal is not outputted or is outputted, the valid flag is outputted from the flag output circuit 7 as described above, so when the error detection signal is outputted from the data error detection circuit 5, The error detection signal is effectively used for error processing (interrupt processing).
前述のようなデータエラー検出回路５からのエラー検出
信号の発生は、又最終段レジスタに分岐命令データがセ
ットされた場合にも生ずるが、この場合には、判別回路
９からのその旨の出力信号が出力され、これに応答する
フラグ制御回路１１は、フラグ出力回路７から無効フラ
グを、このときに初段レジスタ２．にセットされた命令
データが最終段レジスタ２．から送り出されてしまうま
での間、出力しているから、パイプライン制御方式によ
ってパイプラインの中へ先取りされ、分岐命令によって
無効にされてしまう（実行されない）命令について、た
とえデータエラーが生じ、データエラー検出回路５から
エラー検出信号が出力されたとしても、該エラー検出信
号は、無効なものとして、取り扱われる。The error detection signal from the data error detection circuit 5 as described above also occurs when branch instruction data is set in the final stage register, but in this case, the output from the discrimination circuit 9 indicating this occurs. The flag control circuit 11 that responds to the output of the signal outputs the invalid flag from the flag output circuit 7 to the first stage register 2. The instruction data set in the final stage register 2. Since the instructions are output until they are sent out, even if a data error occurs and the data is Even if an error detection signal is output from the error detection circuit 5, the error detection signal is treated as invalid.
従って、先取りされた命令であって、分岐命令によって
無効にされる如き制御が、生ずるパイプライン制御方式
において、その無効にされた命令データに生じたエラー
を、誤ってシステムにおいて処理しなければならないエ
ラ一対象としてしまうのを防止することができる。Therefore, in a pipeline control system in which control is caused by a prefetched instruction that is invalidated by a branch instruction, an error occurring in the invalidated instruction data must be handled incorrectly in the system. It is possible to prevent errors from being targeted.
〔実施例］
第２図は、本発明の一実施例を示す。この図において、
２０はプロセッサであり、このプロセッサは、パイプラ
イン制御方式で制御され、そのパイプラインは３段のパ
イプラインステージから構成されている。２２乃至２６
は３段のパイプラインステージを構成する命令レジスタ
の各々である。[Example] FIG. 2 shows an example of the present invention. In this diagram,
Reference numeral 20 denotes a processor, which is controlled by a pipeline control method, and the pipeline is composed of three pipeline stages. 22 to 26
are each of the instruction registers constituting the three pipeline stages.
命令は、各ステージ毎にフィールドが分かれており、次
のステージへの命令データは、現ステージの命令データ
の一部をそのままセットするようにして前述のパイプラ
インは構成されている。次のレジスタへセットされる命
令データは、データビット転送路２８．３０を介して転
送される。各レジスタ２２ｍ２４．２６の命令データは
、対応する制御動作のための制御信号を発生する組み合
わせ回路（図示せず）へ与えられる。レジスタ２０のＰ
はそこにセットされた命令データのパリティビットであ
る。３２．３４は、偶数パリティ発生回路であり、これ
らの回路は、当該ステージにおけるエラー検出機能と次
段ステージへのエラー伝達機能とを併有する。この両機
能はバリティプレディクション方式（パリティ予測方式
）の中で達成される仕組みとなっている。回路３２．３
４に、後述ラッチ回路３６．３８を併せたものが、第１
図のエラー伝達蓋エラー検出用情報出力回路３１゜３□
に対応する。３６．３８は、それぞれレジスタ２４．２
６に対応する予測パリティラッチ回路であり、これらの
ラッチ回路３６．３８は、それぞれ偶数パリティ発生回
路３２．３４からの予測パリティをラッチする。４０，
４４．４８は有効フラグラッチ回路（第１図のフラグ出
力回路７に対応）で、４２．４６はアンド回路である。The instructions are divided into fields for each stage, and the pipeline described above is configured such that a part of the instruction data of the current stage is set as is as the instruction data for the next stage. Command data to be set to the next register is transferred via data bit transfer path 28.30. The command data in each register 22m24.26 is provided to a combinational circuit (not shown) that generates control signals for the corresponding control operation. P of register 20
is the parity bit of the instruction data set there. 32 and 34 are even parity generation circuits, and these circuits have both an error detection function in the relevant stage and an error transmission function to the next stage. Both of these functions are achieved within the parity prediction method. Circuit 32.3
4 and latch circuits 36 and 38, which will be described later, are the first
Error transmission lid error detection information output circuit 31゜3□ shown in the figure
corresponds to 36.38 are registers 24.2, respectively.
These latch circuits 36 and 38 each latch the predicted parity from the even parity generation circuit 32 and 34, respectively. 40,
44.48 is a valid flag latch circuit (corresponding to the flag output circuit 7 in FIG. 1), and 42.46 is an AND circuit.
５０はデコーダ（第１図の判別回路９に対応）で、これ
は、レジスタ２６（最終段ステージ）に分岐命令がセッ
トされているか否かを検出する。５２はインバータであ
り、有効フラグラッチ回路４０、及びアンド回路４２．
４６の一方の入力へその出力を与える。インバータ５２
、アンド回路４２゜４６は第１図のフラグ制御回路１１
に対応する。50 is a decoder (corresponding to the determination circuit 9 in FIG. 1), which detects whether a branch instruction is set in the register 26 (final stage). 52 is an inverter, a valid flag latch circuit 40, and an AND circuit 42.
The output is given to one input of 46. Inverter 52
, AND circuits 42 and 46 are the flag control circuit 11 in FIG.
corresponds to
アンド回路４２．４６の他方の入力には、それぞれ有効
フラグラッチ回路４０．４４の出力が与えられる。The outputs of valid flag latch circuits 40 and 44 are applied to the other inputs of AND circuits 42 and 46, respectively.
３５は、データエラー検出回路（第１図のデータエラー
検出回路５に対応）で、レジスタ２６の出力及び偶数パ
リティ発生回路３８の出力を受ける。データエラー検出
回路３５の出力は、有効フラグラッチ回路４８の出力と
共にアンド回路３９へ与えられる。１６はメモリ、１８
はデータバスである。バス１８はレジスタ２２へ接続さ
れる。A data error detection circuit 35 (corresponding to the data error detection circuit 5 in FIG. 1) receives the output of the register 26 and the output of the even parity generation circuit 38. The output of the data error detection circuit 35 is applied to an AND circuit 39 together with the output of the valid flag latch circuit 48. 16 is memory, 18
is the data bus. Bus 18 is connected to register 22.
次に、前述構成の回路動作を以下に説明する。Next, the operation of the circuit having the above configuration will be explained below.
プロセッサ２０が動作し、メモリ１６から読み出された
命令データの各々は、パイプラインのレジスタ２２へ先
ずセットされ、レジスタ２２内の必要な命令ビットフィ
ールドが、レジスタ２４、そしてレジスタ２４内の必要
なフィールドがレジスタ２６へ転送されることによって
、コンピュータシステムで実行される機械語命令（マイ
クロ命令）がパイプライン制御方式で実行されることに
なる。When the processor 20 operates, each of the instruction data read from the memory 16 is first set into the register 22 of the pipeline, and the necessary instruction bit field in the register 22 is set to the register 24 and the necessary instruction data in the register 24 is set. By transferring the field to register 26, machine language instructions (microinstructions) executed by the computer system are executed in a pipeline controlled manner.
前述の命令ビットフィールドの次段レジスタへの転送に
おいて、当該段において次段における予測パリティが発
生される。これは、偶数パリティ発生回路３２．３４で
為される。In the transfer of the instruction bit field to the next stage register, the predicted parity for the next stage is generated at that stage. This is done in even parity generation circuits 32,34.
このような予測パリティの発生を為しつつの、次段への
命令ビットフィールドの転送において、単一のビットの
反転エラーが生じていない場合には、データエラー検出
回路３５からは、オン信号が発生せず、命令データのパ
イプラインステージを介しての転送において、エラーが
発生していないことを示す信号がアンド回路３９の出力
に現われている。If a single bit inversion error does not occur during the transfer of the instruction bit field to the next stage while generating such predicted parity, the data error detection circuit 35 outputs an on signal. A signal appears at the output of the AND circuit 39 indicating that no error has occurred and no error has occurred in the transfer of instruction data through the pipeline stage.
しかし、データバス１日からレジスタ２２にセットされ
たデータに１ビット反転エラーがあった場合、レジスタ
２２にセットされたデータのパリティと、パリティピン
トＰとは一致しなくなって、そのエラー検出を行なう代
わりに、このステージで使用し、ほかのステージで不要
になる命令のビットフィールドと、パリティビットＰと
から、次のステージの命令データのパリティビットＰ’
を偶数パリティ発生回路３２でブレディクトして出力し
、パリティビットＰ”をラッチ回路３６にセットする。However, if there is a 1-bit inversion error in the data set in the register 22 from the first day of the data bus, the parity of the data set in the register 22 will no longer match the parity pinto P, and that error will be detected. Instead, the parity bit P' of the instruction data of the next stage is calculated from the bit field of the instruction used in this stage and not needed in other stages and the parity bit P.
is predicted and outputted by the even parity generation circuit 32, and the parity bit P'' is set in the latch circuit 36.
同様に次のステージでも、レジスタ２４にセットされ、
次のステージで使用しないデータと、プレディクトされ
たパリティビットＰ” とから、次のステージの命令デ
ータのパリティビットＰ”を偶数パリティ発生回路３４
でプレディクトして出力し、そのパリティビットＰ ＋
＋をラッチ回路３８にセットする。Similarly, in the next stage, it is set in the register 24,
The even parity generation circuit 34 generates the parity bit P'' of the instruction data of the next stage from the data not used in the next stage and the predicted parity bit P''.
Predict and output the parity bit P +
+ is set in the latch circuit 38.
最終段ステージにおいて、前の２つのステージにおいて
１データビツトの反転があった場合には、レジスタ２６
にセントされた命令ビットフィールドのパリティとブレ
ディクトされたパリティＰ Ｉ ＋とが一致しなくなる
から、データ検出回路１０からオン信号が発生し、通常
有効フラグラッチ回路４０．４４．４８にセットされて
いる有効フラグ信号を受けているアンド回路３９からエ
ラー信号が出力される。In the final stage, if there is an inversion of one data bit in the previous two stages, register 26
Since the parity of the instruction bit field sent to the instruction bit field does not match the predicted parity P I +, an ON signal is generated from the data detection circuit 10, and the valid flag normally set in the valid flag latch circuit 40, 44, 48 is generated. An error signal is output from the AND circuit 39 receiving the flag signal.
しかしながら、前述のようなパイプラインステージにお
ける命令データの転送において、前述の如き１データビ
ツトの反転が生じている場合であっても、レジスタ２６
にセットされた命令データが分岐命令であるときには、
前述のエラー信号の、アンド回路３９からの出力は、禁
止される。その理由は、次の通りである。However, in the transfer of instruction data in the pipeline stage as described above, even if one data bit is inverted as described above, the register 26
When the instruction data set in is a branch instruction,
Output of the aforementioned error signal from the AND circuit 39 is prohibited. The reason is as follows.
レジスタ２６にセットされた各命令データビットを入力
されるデコーダ５０において、それら命令データビット
が分岐命令を表わしていることを検出すると、インバー
タ５２を介してそれまで有効フラグセット回路４０，４
４．４８にセットされていた有効フラグをリセットさせ
るように、インバータ５２、回路４０、アンド回路４２
、回路４４、アンド回路４６、回路４８から成るフラグ
制御系が動作するからである。この有効フラグ制御系は
、そのリセット動作が生じたときに、レジスタ１，２の
命令データが、パイプラインステージから送り出されて
しまうまで、つまりリセットされたフラグがレジスタの
データ転送と共に、対応するラッチ回路ヘシフトされて
いくから、前記リセット動作は有効に働く。When the decoder 50, which receives the instruction data bits set in the register 26, detects that the instruction data bits represent a branch instruction, the valid flag set circuits 40, 4
4. The inverter 52, the circuit 40, and the AND circuit 42 reset the valid flag set to 4.48.
, circuit 44, AND circuit 46, and circuit 48 operate. This valid flag control system operates until the instruction data of registers 1 and 2 is sent out from the pipeline stage when the reset operation occurs, that is, the reset flag is transferred to the corresponding latch along with the data transfer of the register. Since the signal is shifted to the circuit, the reset operation works effectively.
従って、分岐命令がレジスタ２６に来た次の時刻以降に
、レジスタ２２からレジスタ２６の方へ転送される命令
データについてのデータチエツク機能は、前述のところ
から明らかなように回復されている。Therefore, the data check function for the instruction data transferred from the register 22 to the register 26 after the time when the branch instruction arrives at the register 26 is restored, as is clear from the foregoing.
なお、前記実施例における各パイプラインステージ毎の
、エラー伝達とエラー検出用情報とを別個のハードウェ
ア構成としてもよい。Note that error transmission and error detection information for each pipeline stage in the above embodiment may be configured as separate hardware.
又、有効フラグラッチ回路４８から出力される、レジス
タ２２．２４を経てレジスタ２６にセットされる命令デ
ータが有効であるか、無効であるかを示す有効フラグ、
又は無効フラグの発生回路は、必ずしもレジスタ対応に
フラグを順次転送する形式のものでな（でもよい。例え
ば、分岐命令が検出されない限り、有効フラグを出力し
、分岐命令が検出されたならそのときにレジスタ２２．
２４の命令データが、レジスタ２６から出てしまうまで
無効フラグを出力させる形式のものでもよい。Also, a valid flag output from the valid flag latch circuit 48 and indicating whether the instruction data set in the register 26 via the registers 22 and 24 is valid or invalid;
Alternatively, the invalid flag generation circuit does not necessarily have to be of a type that sequentially transfers flags corresponding to registers. For example, it outputs a valid flag unless a branch instruction is detected, and if a branch instruction is detected, then register 22.
The invalid flag may be outputted until the 24 instruction data are output from the register 26.
以上説明したように本発明によれば、バイブライン制御
方式で先取りされた命令が分岐命令によって無効にされ
る場合であったとしても、それら先取りされた命令がパ
イプラインステージ外へ出てしまうまで、エラー検出を
無効にしているので、それら先取りされた命令にエラー
が検出されてもそのエラーは、システムにおけるエラー
処理の対象とはされず、システムの正常稼働を続行させ
ることができる。As explained above, according to the present invention, even if the instructions prefetched in the vibe line control method are invalidated by a branch instruction, the instructions that are prefetched in the vibe line control method are not valid until they exit the pipeline stage. Since error detection is disabled, even if errors are detected in these prefetched instructions, the errors are not subject to error processing in the system, and the system can continue to operate normally.
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す図である。
第１図及び第２図において、
２Ｉ、２□、・・・ ２．はレジスタ（レジスタ２２．
２４．２６）、
３３，３□、・・・、 ３１Ｂ−１はエラー伝達兼エ
ラー検出用情報出力回路（偶数パリティ発生回路３２．
３４、ラッチ回路３６．３８）、
５はデータエラー検出回路（データエラー検出回路３５
）、
７はフラグ出力回路（有効フラグラッチ回路４０゜４４
．４８）、
９は判別回路（デコーダ５０）、
１１はフラグ制御回路（インバータ５２、アンド回路４
２．４６）である。
本発明の斥モ里プｏ、・７図
第１図
本発明−一寅厄１列
第２図FIG. 1 is a block diagram of the principle of the present invention, and FIG. 2 is a diagram showing an embodiment of the present invention. In Figures 1 and 2, 2I, 2□,... 2. is a register (register 22.
24, 26), 33, 3□, ..., 31B-1 are error transmission and error detection information output circuits (even parity generation circuits 32.
34, latch circuit 36, 38), 5 data error detection circuit (data error detection circuit 35)
), 7 is a flag output circuit (valid flag latch circuit 40°44
．． 48), 9 is a discrimination circuit (decoder 50), 11 is a flag control circuit (inverter 52, AND circuit 4
2.46). The invention of the present invention, Fig. 7, Fig. 1, the present invention - 1st row, Fig. 2.
Claims (1)
するレジスタ２＿ｉ（ｉ＝１、２、・・・、ｍ）を有す
るパイプライン制御方式のディジタル処理システムにお
いて、 最終段レジスタを除く各レジスタ対応に設けられ、当該
段で検出されたエラーの伝達及び次段におけるエラー検
出のための情報を当該段から次段へ与えるエラー伝達兼
エラー検出用情報出力回路（３＿ｊ）（ｊ＝１、２、・
・・、ｍ−１）と、最終段レジスタ（２＿ｍ）の命令デ
ータ及び最終段前段のエラー伝達兼エラー検出用情報出
力回路（３＿ｍ＿−＿１）の出力に応答してエラー検出
信号を出力するデータエラー検出回路（５）と、 各レジスタにセットされた命令データに対し有効、又は
無効のフラグを出力するフラグ出力回路（７）と、 最終段レジスタ（２＿ｍ）の命令データが分岐命令、又
は非分岐命令であるか否かの判別出力を発生する判別回
路（９）と、 前記判別回路（９）の判別出力に応じたフラグを、前記
フラグ出力回路（７）から出力せしめるフラグ制御回路
（１１）とを設け、 該フラグ制御回路（１１）は、前記判別出力が非分岐命
令であるとき、フラグ出力回路（７）からレジスタにセ
ットされた命令データに対し有効フラグを出力せしめ、
前記判別出力が分岐命令であるとき当該判定時に初段レ
ジスタの命令データが最終段レジスタに至るまでフラグ
出力回路（７）からそれらレジスタにセットされた命令
データに対し無効フラグを出力せしめつつ、フラグ出力
回路（７）からの有効フラグ、又は無効フラグに従って
前記データエラー検出回路（５）の出力を有効、又は無
効にすることを特徴とする命令データエラー検出方式。(1) In a pipeline control digital processing system that has registers 2_i (i = 1, 2, ..., m) for setting instruction data for each pipeline stage, each register except the final stage register is An error transmission/error detection information output circuit (3_j) (j=1, 2, .
..., m-1) and data that outputs an error detection signal in response to the command data of the final stage register (2_m) and the output of the error transmission and error detection information output circuit (3_m_-_1) in the stage before the final stage. An error detection circuit (5), a flag output circuit (7) that outputs a valid or invalid flag for the instruction data set in each register, and a flag output circuit (7) that outputs a valid or invalid flag for the instruction data set in each register; A discrimination circuit (9) that generates a discrimination output as to whether or not it is a branch instruction; and a flag control circuit (11) that causes the flag output circuit (7) to output a flag according to the discrimination output of the discrimination circuit (9). ), the flag control circuit (11) causes the flag output circuit (7) to output a valid flag for the instruction data set in the register when the discrimination output is a non-branch instruction;
When the judgment output is a branch instruction, the flag output circuit (7) outputs an invalid flag for the instruction data set in those registers until the instruction data in the first register reaches the final register. An instruction data error detection method characterized in that the output of the data error detection circuit (5) is enabled or disabled according to a valid flag or an invalid flag from a circuit (7).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003813A JPH03209523A (en) | 1990-01-11 | 1990-01-11 | Detection system for error of instruction data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003813A JPH03209523A (en) | 1990-01-11 | 1990-01-11 | Detection system for error of instruction data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209523A true JPH03209523A (en) | 1991-09-12 |
Family
ID=11567632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003813A Pending JPH03209523A (en) | 1990-01-11 | 1990-01-11 | Detection system for error of instruction data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209523A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217070A (en) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | Computer system and memory system |
| US7543221B2 (en) | 2004-06-17 | 2009-06-02 | Intel Corporation | Method and apparatus for reducing false error detection in a redundant multi-threaded system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312030A (en) * | 1986-07-02 | 1988-01-19 | Nec Corp | Error processing mechanism for information processor |
-
1990
- 1990-01-11 JP JP2003813A patent/JPH03209523A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312030A (en) * | 1986-07-02 | 1988-01-19 | Nec Corp | Error processing mechanism for information processor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543221B2 (en) | 2004-06-17 | 2009-06-02 | Intel Corporation | Method and apparatus for reducing false error detection in a redundant multi-threaded system |
| US7555703B2 (en) | 2004-06-17 | 2009-06-30 | Intel Corporation | Method and apparatus for reducing false error detection in a microprocessor |
| JP2008217070A (en) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | Computer system and memory system |
| US8423834B2 (en) | 2007-02-28 | 2013-04-16 | Fujitsu Semiconductor Limited | Computer system and memory system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0495165B1 (en) | Overlapped serialization | |
| EP0372751B1 (en) | Pipelined data-processing apparatus | |
| RU2137182C1 (en) | Execution of data processing instruction | |
| US6823476B2 (en) | Mechanism to improve fault isolation and diagnosis in computers | |
| US5987585A (en) | One-chip microprocessor with error detection on the chip | |
| US4231089A (en) | Data processing system with apparatus for correcting microinstruction errors | |
| JP5341928B2 (en) | Read and write to peripherals using redundant processor execution separated in time | |
| US5469552A (en) | Pipelined data processor having combined operand fetch and execution stage to reduce number of pipeline stages and penalty associated with branch instructions | |
| GB2115964A (en) | A digital data processor | |
| JPH03209523A (en) | Detection system for error of instruction data | |
| US5673391A (en) | Hardware retry trap for millicoded processor | |
| EP0382234B1 (en) | Microprocessor having improved functional redundancy monitor mode arrangement | |
| JP3240660B2 (en) | Data processing device | |
| US6081886A (en) | Holding mechanism for changing operation modes in a pipelined computer | |
| JPH0831049B2 (en) | Locked processor method | |
| JP3129873B2 (en) | Microcomputer | |
| JPH0371236A (en) | Error detecting system | |
| JPS6334643A (en) | Information processor | |
| JP3119859B2 (en) | Computer system | |
| JPH0458329A (en) | Arithmetic processor | |
| JPH08286977A (en) | System for processing fault of in-store cache | |
| JPS62144246A (en) | Computer | |
| JPH0498326A (en) | Microprocessor | |
| JPH03233732A (en) | Electronic computer | |
| JPH0769793B2 (en) | Information processing equipment |