JPH0320872A - 回路合成システムにおける素子対応管理方式 - Google Patents
回路合成システムにおける素子対応管理方式Info
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- JPH0320872A JPH0320872A JP1156102A JP15610289A JPH0320872A JP H0320872 A JPH0320872 A JP H0320872A JP 1156102 A JP1156102 A JP 1156102A JP 15610289 A JP15610289 A JP 15610289A JP H0320872 A JPH0320872 A JP H0320872A
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- 230000015572 biosynthetic process Effects 0.000 title claims description 9
- 238000003786 synthesis reaction Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 title description 5
- 238000010586 diagram Methods 0.000 claims abstract description 60
- 230000006870 function Effects 0.000 claims description 10
- 238000007726 management method Methods 0.000 claims description 6
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概 要]
回路合或システムにおいて、実現回路中の実回路素子が
機能図のどの機能ブロックに対応しているのかを管理す
る方式に関し、 階層構造を1つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも、多くのメモ
リを消費しなくても済むようにすることを目的とし、 機能図における階層構造をツリー構造として記憶する階
層構造記憶手段と、実回路素子の情報を機能ブロック単
位で記憶する実回路素子情報記憶手段と、ツリー構造位
置を指示する第lのポインタと、実回路素子情報がどの
機能ブロックから生或されたものであるのかを指示する
第2のポインタとをそなえ、第1のポインタで指示され
たツリー構造位置と、第2のポインタで指示された実回
路素子情報とに基づき、実現回路中の実回路素子が機能
図中のどの機能ブロックに対応しているのかを管理する
ように構成する。
機能図のどの機能ブロックに対応しているのかを管理す
る方式に関し、 階層構造を1つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも、多くのメモ
リを消費しなくても済むようにすることを目的とし、 機能図における階層構造をツリー構造として記憶する階
層構造記憶手段と、実回路素子の情報を機能ブロック単
位で記憶する実回路素子情報記憶手段と、ツリー構造位
置を指示する第lのポインタと、実回路素子情報がどの
機能ブロックから生或されたものであるのかを指示する
第2のポインタとをそなえ、第1のポインタで指示され
たツリー構造位置と、第2のポインタで指示された実回
路素子情報とに基づき、実現回路中の実回路素子が機能
図中のどの機能ブロックに対応しているのかを管理する
ように構成する。
[産業上の利用分野]
本発明は、機能図中の機能ブロックを実回路素子に置き
換えて所望の実現回路を合成する回路合成システムにお
いて、実現回路中の実回路素子が機能図中のどの機能ブ
ロックに対応しているのかを管理する回路合或システム
における素子対応管理方式に関する. 近年、標準的な目的とする回路テクノロジ(動作タイミ
ングや動作特性)に依存しない素子ブロック(以下、「
マクロ」ということがある)や論理式,真理値表等の機
能ブロックを用いて回路の機能を記述した機能図(論理
図)からCMOS−LSIなどの所望の実現回路を自動
的に合成するシステムが提案されている. ここで、機能図は、例えば第4図に示すように、機能ブ
ロックを組み合わせて表現され且つ階層構造に展開しう
るようになっている。なお、この第4図において、機能
図Aは、マクロ表現の機能ブロックAl,A2,論理式
表現の機能ブロックA3,真理値表表現の機能ブロック
A4,階層構造の機能ブロック(階層ブロック)A5,
A6を有しており、各階層ブロックA5,A6の機能図
Xはそれぞれマクロ表現の複数の機能ブロックX1〜X
5を有している. また、一般には、大規模な回路を設計する場合、回路を
大まかなブロックに分割し,個々のブロックを上位の概
念図で組み合わせる階層設計を行なうことが多い(第4
図の階層ブロックA5,A6参照)。
換えて所望の実現回路を合成する回路合成システムにお
いて、実現回路中の実回路素子が機能図中のどの機能ブ
ロックに対応しているのかを管理する回路合或システム
における素子対応管理方式に関する. 近年、標準的な目的とする回路テクノロジ(動作タイミ
ングや動作特性)に依存しない素子ブロック(以下、「
マクロ」ということがある)や論理式,真理値表等の機
能ブロックを用いて回路の機能を記述した機能図(論理
図)からCMOS−LSIなどの所望の実現回路を自動
的に合成するシステムが提案されている. ここで、機能図は、例えば第4図に示すように、機能ブ
ロックを組み合わせて表現され且つ階層構造に展開しう
るようになっている。なお、この第4図において、機能
図Aは、マクロ表現の機能ブロックAl,A2,論理式
表現の機能ブロックA3,真理値表表現の機能ブロック
A4,階層構造の機能ブロック(階層ブロック)A5,
A6を有しており、各階層ブロックA5,A6の機能図
Xはそれぞれマクロ表現の複数の機能ブロックX1〜X
5を有している. また、一般には、大規模な回路を設計する場合、回路を
大まかなブロックに分割し,個々のブロックを上位の概
念図で組み合わせる階層設計を行なうことが多い(第4
図の階層ブロックA5,A6参照)。
[従来の技術]
そして、従来より、上記のような回路合成を行なうに際
しての処理要領は、下位の階層機能図(第4図の例では
機能図X)から順に第5図に示すような手順で行なわれ
る. (1)論理式や真理値表などをゲートマクロ(アンドケ
ートやオアゲート等)を使用した回路(機能ブロック)
に展開する(論理式・真理値表展開;ステップal)。
しての処理要領は、下位の階層機能図(第4図の例では
機能図X)から順に第5図に示すような手順で行なわれ
る. (1)論理式や真理値表などをゲートマクロ(アンドケ
ートやオアゲート等)を使用した回路(機能ブロック)
に展開する(論理式・真理値表展開;ステップal)。
(2)機能図内の機能ブロックをこれを単位にして実回
路素子を用いた回路に展開する(マクロ展開;ステップ
a2)。
路素子を用いた回路に展開する(マクロ展開;ステップ
a2)。
(3)機能図内の階層ブロックを内部回路に展開する(
階層展開;ステップa3)。
階層展開;ステップa3)。
(4)機能ブロック間の実回路素子を1つの素子にする
等の冗長回路の圧縮を行なう(ゲート圧縮;ステップa
4)。
等の冗長回路の圧縮を行なう(ゲート圧縮;ステップa
4)。
(5)ファンアウト(Fan−out;負荷駆動条件)
やタイミングの調整を行なう(ファンアウト・タイミン
グ調整;ステップa5). (6)回路図の自動作図を行なう(回路図自動作図;ス
テップa6). このようにして、機能ブロックの組み合わせからなる機
能図より実回路素子からなる実現回路を合成するわけで
あるが、この場合、回路設計者は、合威された回路図と
元の機能図中の機能ブロックとの対応がわからないため
、回路図上の各素子が機能図上のどの機能ブロックから
生成されたがを管理する必要がある。
やタイミングの調整を行なう(ファンアウト・タイミン
グ調整;ステップa5). (6)回路図の自動作図を行なう(回路図自動作図;ス
テップa6). このようにして、機能ブロックの組み合わせからなる機
能図より実回路素子からなる実現回路を合成するわけで
あるが、この場合、回路設計者は、合威された回路図と
元の機能図中の機能ブロックとの対応がわからないため
、回路図上の各素子が機能図上のどの機能ブロックから
生成されたがを管理する必要がある。
そして、従来は、かかる回路合成システムにおける素子
対応の管理は、機能図中の機能ブロック毎に対応する実
回路素子情報を保有することにより行なっている。
対応の管理は、機能図中の機能ブロック毎に対応する実
回路素子情報を保有することにより行なっている。
その一例を第4図に示す機能図を再度例に採って示すと
、第6図のようになる.ここで、この第6図において、
素子100は機能図Aの機能ブロックA1から生或され
たもので、101は機能図Aの階層ブロックA5の下位
機能図Xの機能ブロックX1から生威されたことを示し
ている。
、第6図のようになる.ここで、この第6図において、
素子100は機能図Aの機能ブロックA1から生或され
たもので、101は機能図Aの階層ブロックA5の下位
機能図Xの機能ブロックX1から生威されたことを示し
ている。
[発明が解決しようとする課題]
しかしながら,このような従来の回路合戊システムにお
ける素子対応管理方弐゛では,階層ブロックの階層が深
い,即ち階層ブロックが多重階層構造になっていると、
中間階層を表わすデータ(テーブル)が多くなり、これ
により多くのメモリを消費するという問題点がある. 本発明は,このような問題点に鑑みてなされたもので、
階層構造を1つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも,多くのメモ
リを消費しなくても済むようにした,回路合或システム
における素子対応管理方式を提供することを目的とする
。
ける素子対応管理方弐゛では,階層ブロックの階層が深
い,即ち階層ブロックが多重階層構造になっていると、
中間階層を表わすデータ(テーブル)が多くなり、これ
により多くのメモリを消費するという問題点がある. 本発明は,このような問題点に鑑みてなされたもので、
階層構造を1つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも,多くのメモ
リを消費しなくても済むようにした,回路合或システム
における素子対応管理方式を提供することを目的とする
。
[課題を解決するための手段]
第1図は本発明の原理ブロック図である.この第1図に
おいて,1は階層構造記憶手段で、この階層構造記憶手
段1は機能図における階層構造をツリー構造として記憶
するもので、2は実回路素子情報記憶手段で、この実回
路素子情報記憶手段2は実回路素子の情報を機能ブロッ
ク単位で記憶するものである。
おいて,1は階層構造記憶手段で、この階層構造記憶手
段1は機能図における階層構造をツリー構造として記憶
するもので、2は実回路素子情報記憶手段で、この実回
路素子情報記憶手段2は実回路素子の情報を機能ブロッ
ク単位で記憶するものである。
3は第1のポインタで、この第1のポインタ3は階層構
造記憶手段1におけるツリー構造位置を指示するもので
、4は第2のポインタで、この第2のポインタ4は実回
路素子情報記憶手段2における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである.[作 用] 本発明の回路合或システムにおける素子対応管理方式で
は、第lのポインタ3で指示された階層構造記憶手段1
中のツリー構造位置と,第2のポインタ4で指示された
実回路素子情報記憶手段2中の実回路素子情報とに基づ
き,実現回路中の実回路素子が機能図中のどの機能ブロ
ックに対応しているのかを管理することが行なわれる.
[実施例] 以下、図面を参照して本発明の実施例を説明する。
造記憶手段1におけるツリー構造位置を指示するもので
、4は第2のポインタで、この第2のポインタ4は実回
路素子情報記憶手段2における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである.[作 用] 本発明の回路合或システムにおける素子対応管理方式で
は、第lのポインタ3で指示された階層構造記憶手段1
中のツリー構造位置と,第2のポインタ4で指示された
実回路素子情報記憶手段2中の実回路素子情報とに基づ
き,実現回路中の実回路素子が機能図中のどの機能ブロ
ックに対応しているのかを管理することが行なわれる.
[実施例] 以下、図面を参照して本発明の実施例を説明する。
本実施例も、機能ブロックで表現され且つ階層構造に展
開しうる回路の機能を記述した機能図における機能ブロ
ックをこれを構成する実回路素子に置き換えていくこと
により、所望の実現回路(CMOS−LSI等)を合成
する回路合戊システムにおいて、実現回路中の実回路素
子が機能図中のどの機能ブロックに対応しているのかを
管理するためのものについてのものである。
開しうる回路の機能を記述した機能図における機能ブロ
ックをこれを構成する実回路素子に置き換えていくこと
により、所望の実現回路(CMOS−LSI等)を合成
する回路合戊システムにおいて、実現回路中の実回路素
子が機能図中のどの機能ブロックに対応しているのかを
管理するためのものについてのものである。
ところで、第2図は本発明の一実施例を示すブロック図
であるが,この第2図において、1は階層構造記憶手段
で、この階層構造記憶手段1は、機能図における階層構
造をツリーa造として記憶する、即ち最上位階層の回路
から階層ツリー構造で下位階層関係を記憶するもので、
第4図に示す機能図を例にとれば,機能図Aに対し2つ
の機能図Xがツリー構造となっている。なお、この場合
、同一階層ブロックが2つ存在するが、全て作威する。
であるが,この第2図において、1は階層構造記憶手段
で、この階層構造記憶手段1は、機能図における階層構
造をツリーa造として記憶する、即ち最上位階層の回路
から階層ツリー構造で下位階層関係を記憶するもので、
第4図に示す機能図を例にとれば,機能図Aに対し2つ
の機能図Xがツリー構造となっている。なお、この場合
、同一階層ブロックが2つ存在するが、全て作威する。
また、このツリー構造は上からも下からもリンクがたど
れるように双方向リンクとなっている。
れるように双方向リンクとなっている。
2は実回路素子情報記憶手段で、この実回路素子情報記
憶手段2は実回路素子の情報を機能ブロック単位でテー
ブルに記憶するものである。即ち、この実回路素子情報
記憶手段2には、階層ブロック単位に,その中に含まれ
ていた素子や階層ブロックのページ,位@(座標),機
能ブロック名が格納される.この場合、同一階層ブロッ
クが2つ使用されているが、これらの階層ブロックにつ
いての実回路素子情報は1組だけ用意されている。
憶手段2は実回路素子の情報を機能ブロック単位でテー
ブルに記憶するものである。即ち、この実回路素子情報
記憶手段2には、階層ブロック単位に,その中に含まれ
ていた素子や階層ブロックのページ,位@(座標),機
能ブロック名が格納される.この場合、同一階層ブロッ
クが2つ使用されているが、これらの階層ブロックにつ
いての実回路素子情報は1組だけ用意されている。
即ち,第4図に示す機能図を例にすると、機能ブロック
A5,A6は同一階層ブロックであるが、階層構造記憶
手段1には、機能ブロックA5,A6についてはツリー
構造の適所にそれぞれその存在を記憶させるが、実回路
素子情報記憶手段2には、機能図Xについてのもの1つ
だけを記憶させて、データを共用する。
A5,A6は同一階層ブロックであるが、階層構造記憶
手段1には、機能ブロックA5,A6についてはツリー
構造の適所にそれぞれその存在を記憶させるが、実回路
素子情報記憶手段2には、機能図Xについてのもの1つ
だけを記憶させて、データを共用する。
3は第1のポインタで、この第1のポインタ3は、階層
構造記憶手段1におけるツリー構造位置を指示するもの
で、これにより実回路素子がどの階層にあるかをツリー
構造のノードをもって指示することができる.即ち、こ
の第1のポインタ3はツリーへのポインタとして機能す
る。
構造記憶手段1におけるツリー構造位置を指示するもの
で、これにより実回路素子がどの階層にあるかをツリー
構造のノードをもって指示することができる.即ち、こ
の第1のポインタ3はツリーへのポインタとして機能す
る。
4は第2のポインタで、この第2のポインタ4は、実回
路素子情報記憶手段2における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである. 上述の構成により、第4図に示す機能図を例にして本方
式を説明する.まず、回路合或に際しては、上述のごと
く下位階層から回路合或を行なうから,機能図Xより合
成する.この場合は、第3図(a)に示すような対応テ
ーブル(ヘッダテーブル)が作成される.この第3図(
a)においては、階層ツリーはないので、第1のポイン
タ3はなし(Null)を指示しており、第2のポイン
タ4は例えば機能ブロック名x1についてのものを指示
している. このようにして機能図Xが終了すると.上位の機能図A
について回路合成を行なう.この場合、まず,機能図A
について、マクロ展開(第5図のステップa2参照)を
施すが、かかるマクロ展開終了時の対応テーブル(ヘッ
ダテーブル)は第3図(b)のようになる.かかるマク
ロ展開終了時においては,機能図Aについてのツリー構
造はなしで、従って、第1のポインタ3はなし(Nul
l)を指示しており、第2のポインタ4は機能ブロック
名A1とかA5,A6についてのものを指示している. そして、その後は階層展開(第5図のステップa3参照
)を行なうが、この展開で,機能ブロックXi(i=1
〜5)が階層展開対象となるので,階層ツリーに機能図
Xについてのテーブル[第3図(a)参照〕を加え、リ
ンクをとり、また機能図Aのデータのもとに機能図Xの
素子情報を加える.但し、かかる処理は,本例のように
同一階層ブロックA5,A6が存在しても、1回のみで
ある. そして,機能図Xの内部回路を複写し、階層ブロックと
置換する(第5図のステップa4参照).これにより機
能図Aについてのヘッダテーブルの内容は第3図(c)
のようになる. なお、ヘッダテーブルとは、1個の回路のデータを管理
するテーブルのことをいう。
路素子情報記憶手段2における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである. 上述の構成により、第4図に示す機能図を例にして本方
式を説明する.まず、回路合或に際しては、上述のごと
く下位階層から回路合或を行なうから,機能図Xより合
成する.この場合は、第3図(a)に示すような対応テ
ーブル(ヘッダテーブル)が作成される.この第3図(
a)においては、階層ツリーはないので、第1のポイン
タ3はなし(Null)を指示しており、第2のポイン
タ4は例えば機能ブロック名x1についてのものを指示
している. このようにして機能図Xが終了すると.上位の機能図A
について回路合成を行なう.この場合、まず,機能図A
について、マクロ展開(第5図のステップa2参照)を
施すが、かかるマクロ展開終了時の対応テーブル(ヘッ
ダテーブル)は第3図(b)のようになる.かかるマク
ロ展開終了時においては,機能図Aについてのツリー構
造はなしで、従って、第1のポインタ3はなし(Nul
l)を指示しており、第2のポインタ4は機能ブロック
名A1とかA5,A6についてのものを指示している. そして、その後は階層展開(第5図のステップa3参照
)を行なうが、この展開で,機能ブロックXi(i=1
〜5)が階層展開対象となるので,階層ツリーに機能図
Xについてのテーブル[第3図(a)参照〕を加え、リ
ンクをとり、また機能図Aのデータのもとに機能図Xの
素子情報を加える.但し、かかる処理は,本例のように
同一階層ブロックA5,A6が存在しても、1回のみで
ある. そして,機能図Xの内部回路を複写し、階層ブロックと
置換する(第5図のステップa4参照).これにより機
能図Aについてのヘッダテーブルの内容は第3図(c)
のようになる. なお、ヘッダテーブルとは、1個の回路のデータを管理
するテーブルのことをいう。
このように第1のポインタ3で指示された階層構造記憶
手段l中のツリー構造位置と、第2のポインタ4で指示
された実回路素子情報記憶手段2中の実回路素子情報と
に基づき、実現回路中の実回路素子が機能図中のどの機
能ブロックに対応しているのかを管理することが行なわ
れるので、実回路素子毎に階層情報を全て含んだ対応テ
ーブルを作成する必要がなくなり,これにより素子対応
情報の格納に必要なメモリ容量を大幅に削減できるので
ある. 回路素子の情報を機能ブロック単位で記憶することによ
り、階層ブロックの階層が深い場合でも、多くのメモリ
を消費しなくても済むという利点がある。
手段l中のツリー構造位置と、第2のポインタ4で指示
された実回路素子情報記憶手段2中の実回路素子情報と
に基づき、実現回路中の実回路素子が機能図中のどの機
能ブロックに対応しているのかを管理することが行なわ
れるので、実回路素子毎に階層情報を全て含んだ対応テ
ーブルを作成する必要がなくなり,これにより素子対応
情報の格納に必要なメモリ容量を大幅に削減できるので
ある. 回路素子の情報を機能ブロック単位で記憶することによ
り、階層ブロックの階層が深い場合でも、多くのメモリ
を消費しなくても済むという利点がある。
第1図は本発明の原理ブロック図,
第2図は本発明の一実施例を示すブロック図,第3図(
a)〜(c)は本発明の一実施例の作用説明図、 第4図は機能図を説明するための図、 第5図は回路合成要領を説明するフローチャート, 第6図は回路図と機能図との対応を説明する図である. [発明の効果コ 以上詳述したように、本発明の回路合或システムにおけ
る素子対応管理方式によれば、階層構造をlつのツリー
構造として記憶するとともに、実図において, 1は階層構造記憶手段、 2は実回路素子情報記憶手段, 3は第1のポインタ. 4は第2のポインタである. 国詔ト合八′琴波貝i説唱↑狂あの口 第5図
a)〜(c)は本発明の一実施例の作用説明図、 第4図は機能図を説明するための図、 第5図は回路合成要領を説明するフローチャート, 第6図は回路図と機能図との対応を説明する図である. [発明の効果コ 以上詳述したように、本発明の回路合或システムにおけ
る素子対応管理方式によれば、階層構造をlつのツリー
構造として記憶するとともに、実図において, 1は階層構造記憶手段、 2は実回路素子情報記憶手段, 3は第1のポインタ. 4は第2のポインタである. 国詔ト合八′琴波貝i説唱↑狂あの口 第5図
Claims (1)
- 【特許請求の範囲】 機能ブロックで表現され且つ階層構造に展開しうる回路
の機能を記述した機能図における該機能ブロックをこれ
を構成する実回路素子に置き換えていくことにより、所
望の実現回路を合成する回路合成システムにおいて、 該機能図における階層構造をツリー構造として記憶する
階層構造記憶手段(1)と、 該実回路素子の情報を機能ブロック単位で記憶する実回
路素子情報記憶手段(2)と、 該階層構造記憶手段(1)におけるツリー構造位置を指
示する第1のポインタ(3)と、 該実回路素子情報記憶手段(2)における該実回路素子
情報がどの機能ブロックから生成されたものであるのか
を指示する第2のポインタ(4)とをそなえ、 該第1のポインタ(3)で指示されたツリー構造位置と
、該第2のポインタ(4)で指示された実回路素子情報
とに基づき、該実現回路中の該実回路素子が該機能図中
のどの機能ブロックに対応しているのかを管理すること
を 特徴とする、回路合成システムにおける素子対応管理方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1156102A JPH0320872A (ja) | 1989-06-19 | 1989-06-19 | 回路合成システムにおける素子対応管理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1156102A JPH0320872A (ja) | 1989-06-19 | 1989-06-19 | 回路合成システムにおける素子対応管理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0320872A true JPH0320872A (ja) | 1991-01-29 |
Family
ID=15620356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1156102A Pending JPH0320872A (ja) | 1989-06-19 | 1989-06-19 | 回路合成システムにおける素子対応管理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0320872A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6068663A (en) * | 1996-04-25 | 2000-05-30 | Nec Corporation | Design support system with circuit designing data editing function |
JP2002366584A (ja) * | 2001-06-08 | 2002-12-20 | Kazuhiro Aoyama | トップダウン設計プログラム及び記憶媒体 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61151782A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 論理回路デ−タの作成方法 |
-
1989
- 1989-06-19 JP JP1156102A patent/JPH0320872A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61151782A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 論理回路デ−タの作成方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6068663A (en) * | 1996-04-25 | 2000-05-30 | Nec Corporation | Design support system with circuit designing data editing function |
JP2002366584A (ja) * | 2001-06-08 | 2002-12-20 | Kazuhiro Aoyama | トップダウン設計プログラム及び記憶媒体 |
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