JPH03204223A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH03204223A
JPH03204223A JP1342818A JP34281889A JPH03204223A JP H03204223 A JPH03204223 A JP H03204223A JP 1342818 A JP1342818 A JP 1342818A JP 34281889 A JP34281889 A JP 34281889A JP H03204223 A JPH03204223 A JP H03204223A
Authority
JP
Japan
Prior art keywords
gate
resistor
input
semiconductor device
resistors
Prior art date
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Pending
Application number
JP1342818A
Other languages
English (en)
Inventor
Hirokazu Kawagoe
弘和 河越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、等価的に並列に接続された複数の電界効果型
トランジスタを含む半導体装置に関する。
[従来の技術] 電界効果型トランジスタをスイッチングさせた場合、出
力の立上り、立下り時間は、1負荷の状態、ゲートドラ
イブの方法等によって決まるが、立上り、立下り時間を
長くする方法として従来は入力に抵抗を入れる方法があ
った。
第5図は半導体装置の従来例の回路図、第6図はその入
出力の波形図である。
この半導体装置は、MOSFET 12..12□。
123、−、 +2nが並列に接続され、各MOS F
 ET121〜12.のゲートと入力端子の間に抵抗1
1が接続されており、この抵抗11のために出力の立上
り、立下りは、第6図に示すように長くなっている(破
線は入力抵抗11の抵抗値が小さい場合を示す)。
[発明が解決しようとする課題] 上述した従来の半導体装置は、立上り、立下り時間を長
くするには入力抵抗値を大きくするため、スイッチング
の遅延時間が大きくなるという欠点があり、また入力抵
抗値を大きくしすぎると、ゲート・トレイン間容量によ
って異常動作を起こすことがあるという欠点がある。
本発明の目的は、スイッチングの遅延時間が小さい半導
体装置を提供することである。
〔課題を解決するための手段〕
本発明の半導体装置は、入力端子と各電界効果型トラン
ジスタのゲートの間に段階的に相異った抵抗が接続され
ている。
[作用] 段階的に異った抵抗でゲートへの接続を行うことにより
、スイッチングの遅延時間を大きくすることなく立上り
時間、立下り時間を長くすることができる。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を示す半導体装置の回路図、
第2図はその入出力波形図である。
この半導体装置は、MOSFET 3..3□。
33、・・・、3oが並列に接続され、入力抵抗1に抵
抗21、22.・・・、2n−1が直列に接続され、抵
抗2Iと22の接続点がMOSFET 3□のゲートに
、抵抗22と抵抗2.の接続点がM OS F E T
 3s、のゲートに、・・・・、抵抗2n−1がMO3
FET3nのゲートにそれぞれ接続されている。
スイッチングの遅延時間は入力抵抗1の値とゲート容量
によって決定されるため、入力抵抗1の値を小さくする
ことによって遅延時間Tdは短くなり、入力端子から見
てゲートまでの抵抗値が大きいトランジスタはどスイッ
チングが遅くなり、出力端子から見たスイッチング波形
の立上り、立下り時間は長くなる。
第4図は本発明の第2の実施例の半導体装置の回路図で
ある。
本実施例はMOSFET 3.、32.33.・・・、
3□のゲートと入力端子の間に抵抗値が段階的に相異な
る抵抗4+、 4z、 4s、・・・、4oが接続され
ている。
本実施例でも第1の実施例と同じ効果が得られる。
〔発明の効果〕
以上説明したように本発明は、入力端子から各トランジ
スタのゲートへの接続を段階的に異った抵抗値の抵抗で
接続することにより、スイッチングの立上り、立下り時
間が長くなり、スイッチング時のノイズ発生が低減でき
ることと、L(リアクタンス)負荷での逆起電力低減な
どの効果がある。
【図面の簡単な説明】
第1図は本発明の第1の実施例の半導体装置の回路図、
第2図はその入出力波形図、第3図は本発明の第2の実
施例の半導体装置の回路図、第4図は従来の半導体装置
の回路図、第5図はその入出力波形図である。 1・・・入力抵抗、 21〜2..4.〜4rl・・・抵抗、31〜3o・・
・電界効果トランジスタ、Td・・・遅延時間、 T1・・・立下り時間、 T2・・・立上り時間。 第1図

Claims (1)

    【特許請求の範囲】
  1. 1、等価的に並列に接続された複数の電界効果型トラン
    ジスタを含む半導体装置において、入力端子と各トラン
    ジスタのゲートの間に段階的に相異った値の抵抗が接続
    されていることを特徴とする半導体装置。
JP1342818A 1989-12-29 1989-12-29 半導体装置 Pending JPH03204223A (ja)

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