JPH03201036A - Microcomputer - Google Patents
MicrocomputerInfo
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- 230000000694 effects Effects 0.000 description 2
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、内部メモリを有し、外部メモリともアクセ
スが可能なマイクロコンピュータに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microcomputer that has an internal memory and can also access an external memory.
第２図は従来のマイクロコンピュータを示したブロック
構成図である。FIG. 2 is a block diagram showing a conventional microcomputer.
同図に示すように、マイクロコンピュータ１はＲＯＭ等
の内部メモリ２を内蔵している。マイクロコンピュータ
１中の図示しないＣＰＵは、イネーブル信号制御回路３
より出力されるイネーブル信号Ｓ３がＬレベル期間中に
内部メモリ２とアクセスする。また、ＣＰＵは外部メモ
リ５ともアクセス可能であり、内部メモリ２と同様、外
部端子Ｐ２を介して与えられるイネーブル信号Ｓ３のＬ
レベル期間中に外部メモリ５にアクセスする。As shown in the figure, a microcomputer 1 includes an internal memory 2 such as a ROM. A CPU (not shown) in the microcomputer 1 is an enable signal control circuit 3.
The enable signal S3 output from the internal memory 2 is accessed during the L level period. Further, the CPU can also access the external memory 5, and similarly to the internal memory 2, the enable signal S3 applied via the external terminal P2 is low.
Access the external memory 5 during the level period.
モードレジスタ４には、モードデータＤ４が格納されて
おり、このモードデータＤ４は外部端子Ｐ１を介して外
部より外部入力信号Ｓ４を入力することにより設定可能
である。The mode register 4 stores mode data D4, and this mode data D4 can be set by inputting an external input signal S4 from the outside via the external terminal P1.
イネーブル信号制御回路３は、通常、実使用状態におい
て、アクセスするアドレスに基づき、アクセスするメモ
リが内部メモリ２であるか外部メモリ５であるかを判断
し、アクセスするメモリが内部メモリ２である場合、イ
ネーブル信号Ｓ３のＬレベル期間を比較的短くし高速ア
クセスを行い、一方、アクセスするメモリが外部メモリ
５である場合、イネーブル信号Ｓ３のＬレベル期間を比
較的長くし低速アクセスを行う、自動アクセス時間変更
機能を有している。The enable signal control circuit 3 normally determines whether the memory to be accessed is the internal memory 2 or the external memory 5 based on the address to be accessed in the actual use state, and if the memory to be accessed is the internal memory 2 , the low-level period of the enable signal S3 is relatively short to perform high-speed access; on the other hand, when the memory to be accessed is the external memory 5, the low-level period of the enable signal S3 is relatively long to perform low-speed access. It has a time change function.
この自動アクセス時間変更機能により、高速動作を行う
ＣＰＵに、比較的低速動作の外部メモリ５の接続を可能
にしている。This automatic access time changing function allows connection of the external memory 5, which operates at relatively low speed, to the CPU, which operates at high speed.
また、マイクロコンピュータ１は、ＲＯＭ等の内部メモ
リ２に書込むプログラムを開発する時に利用されるエバ
リューニージョンモードを有している。エバリューニー
ジョンモードになると、ＣＰＵがアクセスするメモリが
全て外部メモリ５に設定される。したがって、実使用状
態では内部メモリ２に割り当てられたアドレスも、外部
メモリ５の領域５ａに割り当てられる。そして、前述し
たイネーブル信号制御回路３の自動アクセス時間変更機
能が不能状態となり、強制的にメモリアクセスは、イネ
ーブル信号Ｓ３のＬレベル期間を比較的長くして低速で
行われる。The microcomputer 1 also has an evaluation mode that is used when developing a program to be written into the internal memory 2 such as a ROM. In the evaluation mode, all memories accessed by the CPU are set to the external memory 5. Therefore, in actual use, the address assigned to the internal memory 2 is also assigned to the area 5a of the external memory 5. Then, the automatic access time changing function of the enable signal control circuit 3 described above becomes disabled, and memory access is forced to be performed at low speed by making the L level period of the enable signal S3 relatively long.
ここで、マイクロコンピュータ１が実使用時に、内部メ
モリ２を用い、さらに、空きアドレス空間に外部メモリ
５の領域５ｂを接続する場合を想定して、エバリューニ
ージョンモードを利用してプログラム開発を行う場合を
考える。Here, assuming that the microcomputer 1 uses the internal memory 2 during actual use and also connects the area 5b of the external memory 5 to a free address space, we will develop a program using the evaluation mode. Consider the case where you do this.
まず、所定の外部入力信号Ｓ４をモードレジスタ４に与
え、エバリューニージョンモードを指示するモードデー
タＤ４を、モードレジスタ４に格納する。すると、ＣＰ
Ｕのメモリアクセス時に、イネーブル信号制御回路３は
、イネーブル信号Ｓ３のＬレベル期間を比較的長くした
イネーブル信号Ｓ３を常に出力する。First, a predetermined external input signal S4 is applied to the mode register 4, and mode data D4 instructing the evaluation knee mode is stored in the mode register 4. Then, C.P.
When the U memory is accessed, the enable signal control circuit 3 always outputs the enable signal S3 in which the L level period of the enable signal S3 is relatively long.
この状況下で、外部メモリ５の領域５ａ及び５ｂにプロ
グラムを書込み、随時ＣＰＵに外部メモリ５に格納され
たプログラムを実行させつつプログラム開発を行う。つ
まり、実使用状態に用いるＲＯＭ等の内部メモリ２のア
ドレス空間に、外部メモリ５の領域５ａを置き換えてプ
ログラム開発が行われる。Under this situation, programs are written in the areas 5a and 5b of the external memory 5, and the program is developed while causing the CPU to execute the programs stored in the external memory 5 at any time. That is, program development is performed by replacing the area 5a of the external memory 5 with the address space of the internal memory 2, such as a ROM, used for actual use.
従来のマイクロコンピュータは以上のように構成されて
おり、プログラム開発用のエバリューニージョンモード
を有しており、エバリューニージョンモードになると、
ＣＰＵがアクセスするメモリが全て外部メモリ５に設定
されると共に、イネーブル信号制御回路３の自動アクセ
ス時間変更機能は不能状態となり、アクセス時間は、常
にイネーブル信号Ｓ３のＬレベル期間を比較的長く設定
することにより、強制的に低速で行われる。Conventional microcomputers are configured as described above, and have an evaluation knowledge mode for program development.
All memories accessed by the CPU are set to the external memory 5, and the automatic access time change function of the enable signal control circuit 3 is disabled, and the access time is always set to a relatively long L level period of the enable signal S3. This will force it to run at a slower speed.
したがって、実使用状態では、高速アクセス可能な内部
メモリ２にアクセスするアドレスに割当てられた外部メ
モリ５の領域５ａへのアクセスも、エバリユエーシンモ
ード時は低速で行われることになる。このため、エバリ
ューニージョンモードにおいて実行されるプログラムの
、時間的実行評価が正しくできないという問題点があっ
た。Therefore, in the actual use state, access to the area 5a of the external memory 5 allocated to the address for accessing the internal memory 2, which can be accessed at high speed, is also performed at low speed in the every-changing mode. For this reason, there is a problem in that the temporal execution evaluation of a program executed in the evaluation knowledge mode cannot be performed correctly.
この発明は上記のような問題点を解決するためになされ
たもので、時間的実行評価を正しく行うことのできる、
プログラム開発用のエバリューニージョンモードを有す
るマイクロコンピュータを得ることを目的とする。This invention was made to solve the above-mentioned problems, and it is possible to correctly perform temporal execution evaluation.
The purpose of this invention is to obtain a microcomputer with an evaluation mode for program development.
この発明にかかるマイクロコンピュータは、内部メモリ
を有し、外部メモリともアクセスが可能であって、外部
より入力可能で、エバリユエーションモードを指示する
第１のモードデータを格納する第１のモードレジスタと
、エバリユエーションモード中に、実使用状態に適合し
た、メモリへのアクセス時間を指示する第２のモードデ
ータを格納する第２のモードレジスタと、前記第１のモ
ードデータに基づき、外部メモリとアクセスするＣＰＵ
と、前記第２のモードデータに基づき、実使用状態に適
合した前記ＣＰＵのメモリへのアクセス時間を制御する
メモリアクセス時間制御手段とを備えて構成されている
。A microcomputer according to the present invention has an internal memory, a first mode register that can be accessed from an external memory, can be inputted from the outside, and stores first mode data instructing an evaluation mode. a second mode register that stores second mode data instructing the access time to the memory adapted to the actual usage state during the evaluation mode; CPU to access
and a memory access time control means for controlling the access time of the CPU to the memory in accordance with the actual usage state based on the second mode data.
この発明おけるメモリアクセス時間制御手段は、第２の
モードデータに基づき、エバリユエーションモード中に
実使用状態に適合した、ＣＰＵのメモリへのアクセス時
間を制御する。一方、ＣＰＵは第１のモードデータに基
づき、外部のメモリとアクセスする。The memory access time control means in the present invention controls the access time of the CPU to the memory during the evaluation mode, based on the second mode data, in accordance with the actual usage state. On the other hand, the CPU accesses external memory based on the first mode data.
従って、エバリユエーションモード時にＣＰＵが外部の
メモリにアクセスしても、実使用状態に適合したＣＰＵ
のメモリへのアクセス時間が制御される。Therefore, even if the CPU accesses external memory during evaluation mode, the CPU
access time to memory is controlled.
第１図はこの発明の一実施例であるマイクロコンピュー
タを示すブロック図である。FIG. 1 is a block diagram showing a microcomputer which is an embodiment of the present invention.
同図に示すように、マイクロコンピュータ１はモードレ
ジスタ４′に加え、モードレジスタ６を有している。モ
ードレジスタ６には、モードデータＤ６が格納されてお
り、このモードデータＤ６は図示しないＣＰＵに所定の
プログラムを実行させることにより設定可能である。そ
して、イネーブル信号制御回路３のイネーブル信号Ｓ３
のＬレベル期間は、モードレジスタ６に格納されたモー
ドデータＤ６に基づき決定される。As shown in the figure, the microcomputer 1 has a mode register 6 in addition to a mode register 4'. Mode data D6 is stored in the mode register 6, and this mode data D6 can be set by causing a CPU (not shown) to execute a predetermined program. Then, the enable signal S3 of the enable signal control circuit 3
The L level period of is determined based on mode data D6 stored in mode register 6.
また、モードレジスタ４′にはモードデータＤ４′が格
納されており、このモードデータＤ４’は外部端子ＰＬ
’を介して外部より外部入力信号Ｓ４’を入力すること
により設定可能である。Further, mode data D4' is stored in the mode register 4', and this mode data D4' is stored at the external terminal PL.
It can be set by inputting an external input signal S4' from the outside via '.
イネーブル信号制御回路３は、アクセスするアドレスに
基づき、実使用状態にアクセスするメモリが内部メモリ
２であると判定して、イネーブル信号Ｓ３のＬレベル期
間を比較的短くし高速アクセスを行ったり、実使用状態
時にアクセスするメモリが外部メモリ５であると判定し
て、イネーブル信号Ｓ３のＬレベル期間を比較的長くし
低速アクセスを行う、自動アクセス時間変更機能を有し
ている。この自動アクセス時間変更機能は、モードレジ
スタ６にはモードデータＤ６が所定の値に設定された場
合に実行される。なお、他の構成は従来と同様であるた
め、説明は省略する。The enable signal control circuit 3 determines that the memory to be accessed in the actual use state is the internal memory 2 based on the address to be accessed, and relatively shortens the L level period of the enable signal S3 to perform high-speed access or It has an automatic access time changing function that determines that the memory to be accessed during use is the external memory 5 and makes the L level period of the enable signal S3 relatively long to perform low-speed access. This automatic access time changing function is executed when the mode data D6 in the mode register 6 is set to a predetermined value. Note that the other configurations are the same as those of the prior art, so explanations will be omitted.
マイクロコンピュータ１は、従来同様、内部メモリ２に
書込むプログラムを開発する時に利用されるエバリュー
ニージョンモードを有している。As before, the microcomputer 1 has an evaluation mode that is used when developing a program to be written into the internal memory 2.
エバリューニージョンモードになると、ＣＰＵがアクセ
スするメモリが全て外部メモリ５に設定される。したが
って、実使用状態では内部メモリ２に割り当てられたア
ドレスも、外部メモリ５の領域５ａに割り当てられる。In the evaluation mode, all memories accessed by the CPU are set to the external memory 5. Therefore, in actual use, the address assigned to the internal memory 2 is also assigned to the area 5a of the external memory 5.
しかしながら、前述したように、エバリユエーションモ
ードに設定されても、イネーブル信号制御回路３の自動
アクセス時間変更機能は不能状態とならず、モードレジ
スタ６に所定のモードブタＤ６を書込むことにより、実
行することができる。However, as described above, even if the evaluation mode is set, the automatic access time change function of the enable signal control circuit 3 is not disabled, and the automatic access time change function of the enable signal control circuit 3 is not disabled, and the automatic access time change function of the enable signal control circuit 3 is not disabled. can do.
ここで、マイクロコンピュータ１が実使用時に、内部メ
モリ２を用い、さらに、空きアドレス空間に外部メモリ
５の領域５ｂを接続する場合を想定して、エバリューニ
ージョンモードを利用してプログラム開発を行う場合を
考える。Here, assuming that the microcomputer 1 uses the internal memory 2 during actual use and also connects the area 5b of the external memory 5 to a free address space, we will develop a program using the evaluation mode. Consider the case where you do this.
まず、所定の外部人力信号Ｓ４’をモードレジスタ４′
に与え、エバリューニージョンモードを指示するモード
データＤ４’を、モードレジスタ４′に格納する。する
と、ＣＰＵは全てのアドレスに対して外部メモリ５にア
クセスするようになる。一方、モードレジスタ６に、自
動アクセス時間変更機能を指示するモードデータ６を格
納する命令を、開発中のプログラム内に書込むことによ
り、プログラム実行時に自動アクセス時間変更機能が設
定されるようにする。First, a predetermined external human input signal S4' is input to the mode register 4'.
The mode data D4' indicating the evaluation knee mode is stored in the mode register 4'. Then, the CPU accesses the external memory 5 for all addresses. On the other hand, by writing an instruction to store mode data 6 instructing the automatic access time change function in the mode register 6 into the program under development, the automatic access time change function is set when the program is executed. .
この状況下で、外部メモリ５の領域５ａ及び５ｂにプロ
グラムを書込み、随時ＣＰＵに外部メモリ５に格納され
たプログラムを実行させつつプログラム開発を行う。つ
まり、実使用状態に用いるＲＯＭ等の内部メモリ２のア
ドレス空間に、外部メモリ５の領域５ａを置き換えてプ
ログラム開発が行われる。Under this situation, programs are written in the areas 5a and 5b of the external memory 5, and the program is developed while causing the CPU to execute the programs stored in the external memory 5 at any time. That is, program development is performed by replacing the area 5a of the external memory 5 with the address space of the internal memory 2, such as a ROM, used for actual use.
この時、自動アドレス変更機能が働くことにより、実使
用状態において、アクセスするメモリが内部メモリ２に
相当する外部メモリの領域５ａの場合、イネーブル信号
Ｓ３のＬレベル期間を比較的短くし高速アクセスを行い
、一方、実使用時もアクセスするメモリが、外部メモリ
５である場合、すなわち外部メモリの領域５ｂアクセス
する場合、イネーブル信号Ｓ３のＬレベル期間を比較的
長くし低速アクセスを行う。At this time, the automatic address change function works, so that when the memory to be accessed is the external memory area 5a corresponding to the internal memory 2 in the actual usage state, the L level period of the enable signal S3 is relatively shortened to allow high-speed access. On the other hand, when the memory to be accessed during actual use is the external memory 5, that is, when accessing the area 5b of the external memory, the L level period of the enable signal S3 is made relatively long to perform low-speed access.
つマリ、エバリューニージョンモードになっても、実使
用状態では、高速アクセス可能な内部メモリ２にアクセ
スするアドレスに割当てられた外部メモリ５の領域５ａ
へのアクセスは高速で行われることになる。その結果、
エバリューニージョンモードにおいて実行されるプログ
ラムの時間的実行評価を正しく行なうことができる。Even in the evaluation mode, in actual use, the area 5a of the external memory 5 is allocated to the address that accesses the internal memory 2, which can be accessed at high speed.
Access will be performed at high speed. the result,
It is possible to correctly perform temporal execution evaluation of a program executed in evaluation knowledge mode.
このヨウに、エバリユエーションモードを指示するモー
ドデータＤ４’ を格納するモードレジスタ４′と、実
使用状態に適合したメモリへのアクセス時間を指示する
モードデータＤ６を格納するモードレジスタ６とをそれ
ぞれ独立して設けることにより、エバリューニージョン
モードであっても、実使用状態を想定してメモリアクセ
スを行うことができるため、実行されるプログラムの時
間的実行評価を正しく行うことができる。A mode register 4' that stores mode data D4' that instructs the evaluation mode, and a mode register 6 that stores mode data D6 that instructs the access time to the memory that is suitable for the actual usage state are installed in this column. By providing this independently, even in the evaluation knowledge mode, memory access can be performed assuming the actual usage state, so that the temporal execution evaluation of the executed program can be performed correctly.
なお、実使用時に内部メモリ２のみを用いる場合を想定
して、エバリューニージョンモードを利用してプログラ
ム開発を行う場合は、所定の外部人力信号Ｓ４’ をモ
ードレジスタ４′に与え、エバリューニージョンモード
を指示するモードデータＤ４’ をモードレジスタ４′
に格納し、実使用状態に適合した、内部メモリ２用のア
クセス時間を指示するモードデータＤ６をモードレジス
タ６に格納するように、開発中のプログラム内に書込め
ばよい。Note that when developing a program using the evaluation mode, assuming that only the internal memory 2 is used during actual use, a predetermined external human input signal S4' is given to the mode register 4', and the evaluation The mode data D4' instructing the knee mode is stored in the mode register 4'.
The mode data D6 indicating the access time for the internal memory 2, which is suitable for the actual usage state, may be written in the program under development so as to be stored in the mode register 6.
また、実使用時に外部メモリ５のみを用いる場合ヲ想定
して、エバリューニージョンモードを利用してプログラ
ム開発を行う場合は、所定の外部人力信号Ｓ４’ をモ
ードレジスタ４′に与え、エバリューニージョンモード
を指示するモードブタＤ４’をモードレジスタ４′に格
納し、実使用状態に適合した、外部メモリ５用のアクセ
ス時間を指示するモードデータＤ６をモードレジスタ６
に格納するように、開発中のプログラム内に書込めばよ
い。Furthermore, when developing a program using the evaluation mode, assuming that only the external memory 5 is used during actual use, a predetermined external human power signal S4' is given to the mode register 4', and the evaluation The mode data D4' indicating the knee mode is stored in the mode register 4', and the mode data D6 indicating the access time for the external memory 5, which is suitable for the actual usage condition, is stored in the mode register 6.
You can write it in the program you are developing so that it is stored in .
以上説明したように、この発明によれば、メモリアクセ
ス時間制御手段は、第２のモードデータに基づき、実使
用状態に適合したＣＰＵのメモリへのアクセス時間を制
御する。一方、ＣＰＵは第１のモードデータに基づき、
外部のメモリとアクセスする。As described above, according to the present invention, the memory access time control means controls the access time of the CPU to the memory in accordance with the actual usage state based on the second mode data. On the other hand, the CPU, based on the first mode data,
Access external memory.
その結果、ＣＰＵが外部のメモリにアクセスするプログ
ラム開発用のエバリューニージョンモード時であっても
、実使用状態では内部メモリにアクセスする場合は、内
部メモリに応じたアクセス時間でアクセスさせることが
できるため、時間的実行評価を正しく行うことのできる
エバリューニージョンモードが実現できる。As a result, even when the CPU is in the evaluation mode for program development in which the CPU accesses external memory, when accessing internal memory during actual use, the access time can be adjusted according to the internal memory. Therefore, it is possible to realize an evaluation knowledge mode that can correctly perform temporal execution evaluation.
第１図はこの発明の一実施例であるマイクロコンピュー
タを示すブロック図、第２図は従来のマイクロコンピュ
ータを示すプロ・ツク図である。
阻において、１はマイクロコンピュータ、２は内部メモ
リ、３はイネーブル信号制御回路、４′６はモードレジ
スタ、５は外部メモリである。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing a microcomputer as an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional microcomputer. 1 is a microcomputer, 2 is an internal memory, 3 is an enable signal control circuit, 4'6 is a mode register, and 5 is an external memory. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
能なマイクロコンピュータであって、外部より入力可能
で、エバリュエーションモードを指示する第１のモード
データを格納する第１のモードレジスタと、 エバリュエーションモード中に、実使用状態に適合した
、メモリへのアクセス時間を指示する第２のモードデー
タを格納する第２のモードレジスタと、 前記第１のモードデータに基づき、外部メモリとアクセ
スするＣＰＵと、 前記第２のモードデータに基づき、実使用状態に適合し
た前記ＣＰＵのメモリへのアクセス時間を制御するメモ
リアクセス時間制御手段とを備えたマイクロコンピュー
タ。(1) A microcomputer that has an internal memory and can also access an external memory, a first mode register that can be input from the outside and stores first mode data that instructs an evaluation mode; a second mode register that stores second mode data indicative of memory access time adapted to actual usage conditions during the evaluation mode; and a CPU that accesses external memory based on the first mode data. and a memory access time control means for controlling the access time of the CPU to the memory in accordance with the actual usage state based on the second mode data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340217A JP2597409B2 (en) | 1989-12-28 | 1989-12-28 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340217A JP2597409B2 (en) | 1989-12-28 | 1989-12-28 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201036A true JPH03201036A (en) | 1991-09-02 |
| JP2597409B2 JP2597409B2 (en) | 1997-04-09 |
Family
ID=18334816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340217A Expired - Lifetime JP2597409B2 (en) | 1989-12-28 | 1989-12-28 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597409B2 (en) |
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Also Published As
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|---|---|
| JP2597409B2 (en) | 1997-04-09 |
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