JPH03196375A - Image memory - Google Patents
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- JPH03196375A JPH03196375A JP33732589A JP33732589A JPH03196375A JP H03196375 A JPH03196375 A JP H03196375A JP 33732589 A JP33732589 A JP 33732589A JP 33732589 A JP33732589 A JP 33732589A JP H03196375 A JPH03196375 A JP H03196375A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、描画演算処理に用いられる画像メモリに関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image memory used for drawing calculation processing.
例えば、ＣＲＴ等のデイスプレィに画像を表示させたり
、プロッタ等のプリンタにより描画を行わせる際に、ビ
ットマツプメモリと呼ばれる画像メモリ （バッファメ
モリ）が用いられる。For example, an image memory (buffer memory) called a bitmap memory is used when displaying an image on a display such as a CRT or drawing on a printer such as a plotter.
この画像メモリにおいては、メモリ内の各ビ・ントが、
描画面を構成する各描画点に１対１に対応しており、例
えば、そのビットが“１°”のときに対応する描画点に
ドツトを発生させて、図形やキャラクタ−等の所定のパ
ターンを表示又は描画させる。In this image memory, each bit in the memory is
There is a one-to-one correspondence with each drawing point that makes up the drawing surface. For example, when that bit is "1°", a dot is generated at the corresponding drawing point to create a predetermined pattern such as a figure or character. Display or draw.
この画像メモリに記憶させる画像データを発生させるた
めの演算は、通常、所定数のビ・ント（例えば、８ビツ
ト、１６ビツト等）からなるワード単位で行われ、画像
メモリへの書き込み及び画像メモリからの読み出しもこ
のワード単位で行われる。Calculations for generating image data to be stored in the image memory are normally performed in word units consisting of a predetermined number of bits (e.g., 8 bits, 16 bits, etc.), and the data is written into the image memory and stored in the image memory. Reading is also performed in units of words.
このような画像メモリへのアクセスをノぐイプライン処
理によって高速化しようとした場合、画像メモリを、個
別にアクセス可能な複数のメモリで構成し、１つのメモ
リにアクセスした待ち時間の間に別のメモリにアクセス
するようにすれば、待ち時間の短縮になって、高速化を
達成することができる。If you try to speed up access to the image memory by using parallel processing, the image memory will consist of multiple memories that can be accessed individually, and during the waiting time when one memory is accessed, another memory will be accessed. By accessing memory, latency can be reduced and speeds can be increased.
また、画像メモリは必ずしもアドレス順にアクセスされ
るとは限らず、必要なアドレスのみを必要な順番でアク
セスする場合がある。例えば、演算によって求められた
図形データを画像メモリに書き込む場合、ドツトを発生
させる描画点に対応するビットを含むワードのアドレス
のみが演算順にアクセスされる。そして、この場合にも
、アクセスヲパイプライン処理によって高速化するのが
好ましい。Further, the image memory is not necessarily accessed in the order of addresses, but only necessary addresses may be accessed in the necessary order. For example, when writing graphic data obtained by calculation into an image memory, only the addresses of words containing bits corresponding to drawing points that generate dots are accessed in the order of calculation. Also in this case, it is preferable to speed up the access by pipeline processing.
一方、用途によっては、画像メモリに展開された描画面
の一部しか使用しない場合がある。この場合、画像メモ
リの残りの部分は空き領域となるが、この空き領域が飛
び飛びのアドレスで存在すると、その領域を他の用途に
利用することが困難である。On the other hand, depending on the application, only a part of the drawing surface developed in the image memory may be used. In this case, the remaining portion of the image memory becomes a free area, but if these free areas exist at discrete addresses, it is difficult to use the area for other purposes.
本発明は、上述した課題を同時に解決する画像メモリを
提供しようとするものである。The present invention seeks to provide an image memory that simultaneously solves the above-mentioned problems.
上記課題を解決する本発明の画像メモリは、描画点がＮ
行Ｍ列のマトリックス状に配列されて構成された描画面
に対応し、且つ、ワード単位でアクセスされる画像メモ
リであって、個別にアクセス可能な４つの記憶部を有し
、前記マトリックスの各奇数行の描画点に、前記４つの
記憶部のうちの第１の記憶部と第２の記憶部が前記ワー
ド単位で交互に割り当てられ、前記マトリックスの各偶
数行の描画点に、前記４つの記憶部のうちの第３の記憶
部と第４の記憶部が前記ワード単位で交互に割り当てら
れ、且つ、前記４つの記憶部を所定の順序で並べた基本
単位を繰り返した順番にアドレスが割り付けられている
ものである。The image memory of the present invention that solves the above problems has N drawing points.
An image memory that corresponds to a drawing surface arranged in a matrix of M rows and M columns and that is accessed in units of words, and that has four individually accessible storage sections, each of which is stored in the matrix. The first storage section and the second storage section among the four storage sections are alternately assigned to the drawing points in the odd rows in word units, and the four storage sections are allocated to the drawing points in each even row of the matrix alternately. A third storage section and a fourth storage section among the storage sections are alternately allocated in word units, and addresses are allocated in the order of repeating a basic unit in which the four storage sections are arranged in a predetermined order. This is what is being done.
本発明の画像メモリにおいては、４つの個別にアクセス
可能な記憶部を所定の順序で並べた基本単位を繰り返し
た順番にアドレスが割り付けられているので、画像メモ
リをアドレス順にアクセスする場合に、その処理をパイ
プライン処理によって高速に行わせることができる。In the image memory of the present invention, addresses are assigned in the order of repeating a basic unit in which four individually accessible storage sections are arranged in a predetermined order, so when accessing the image memory in address order, Processing can be performed at high speed by pipeline processing.
また、４つの記憶部を描画面に上述のように割り当てて
いるので、描画面上において隣接するワードには互いに
異なった記憶部が割り当てられることになり、従って、
例えば、画像メモリへデータを書き込む際、ドツトを発
生させる描画点に対応するビットを含むワードのアドレ
スのみを演算順にアクセスする場合でも、その書き込み
処理をパイプライン処理によって高速に行わせることが
できる。Furthermore, since four storage units are allocated to the drawing surface as described above, different storage units are allocated to adjacent words on the drawing screen, and therefore,
For example, when writing data to an image memory, even if only the addresses of words including the bits corresponding to the drawing points that generate dots are accessed in the order of calculation, the writing process can be performed at high speed by pipeline processing.
更に、上記４つの記憶部からなる基本単位を繰り返した
順番にアドレスが割り付けられているので、画像メモリ
に展開された描画面の一部しか使用しない場合でも、上
述したパイプライン処理が可能な状態で、メモリの空き
領域を１つの連続したアドレス空間に集約させることが
できる。Furthermore, since addresses are assigned in the order in which the basic unit consisting of the four storage units described above is repeated, the above-mentioned pipeline processing is possible even when only a part of the drawing surface developed in the image memory is used. In this way, free areas of memory can be consolidated into one continuous address space.
以下、本発明を、例えばブロック用のビットマツプメモ
リに適用した一実施例につき図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention applied to, for example, a block bitmap memory will be described below with reference to the drawings.
第１図に示すように、本実施例のビットマツプメモリ１
００は、個別にアクセス可能な４つのメモリＡ、Ｂ、、
Ｃ，Ｄからなっている。これらのメモリＡ−Ｄは、個別
にアクセス可能なものであれば、１つのメモリ装置の記
憶領域を分割したものであっても、また、夫々側のメモ
リ装置からなっているものであっても良い。各メモリＡ
−Ｄは、パスライン１１０を介してＣＰＵ１２０等に接
続されている。ＣＰＵ１２０内には、例えば、ビットマ
ツプメモリ１００にアクセスするアドレスの順番を制御
するためのアドレス制御部１２１が設けられている。As shown in FIG. 1, bitmap memory 1 of this embodiment
00 has four individually accessible memories A, B, .
It consists of C and D. As long as these memories A to D can be accessed individually, they may be the storage area of one memory device divided, or they may be made up of memory devices on each side. good. Each memory A
-D is connected to the CPU 120 and the like via the pass line 110. Within the CPU 120, for example, an address control section 121 is provided for controlling the order of addresses to access the bitmap memory 100.
次に、描画面（例えばプロッタの描画面）とビットマツ
プメモリ１００との対応関係を第２図を参照して説明す
る。Next, the correspondence between the drawing surface (for example, the drawing surface of a plotter) and the bitmap memory 100 will be explained with reference to FIG.
第２Ａ図は描画面をＸ−Ｙ座標系で表したちので、各格
子点が、ドツト発生点である描画点になる。従って、描
画面は、描画点がＮ行Ｍ列のマトリックス状に配列され
て構成されたものと考えられる。この実施例では、以下
の説明を簡単にするために、４行６４列のマトリックス
を考える。Since FIG. 2A represents the drawing surface using an X-Y coordinate system, each grid point becomes a drawing point where a dot is generated. Therefore, the drawing surface is considered to be constructed by arranging the drawing points in a matrix of N rows and M columns. In this example, to simplify the following explanation, a matrix of 4 rows and 64 columns is considered.
第２Ｂ図は、第２Ａ図の描画面に対応するビットマツプ
メモリ１００の内容（ビットマツプ）を示したもので、
各ビットが描画点に１対１に対応している（即ち、ビッ
トが４行６４列のマトリックス状に配列されていると考
えられる。）。このビットマツプメモリ１００は８ビツ
トのワード単位でアクセスされるようになっており、従
って、ワード毎にアドレスが割り付けられている。第２
Ｃ図は、第２Ｂ図のビットマツプをワード単位で表した
ものである。本実施例の場合、このビットマツプメモリ
１００は、Ｘ軸方向に最大８ワードの表示幅を持ってい
る。なお、第２Ｂ図及び第２Ｃ図は、ビットマツプメモ
リ１００のアドレスを、各ビットが第２Ａ図の各描画点
の位置に１対１に対応するように並べ直して作った概念
図であって、実際にこのようなビットマツプ面がビット
マツプメモリ１００内に存在しているわけではない。FIG. 2B shows the contents (bitmap) of the bitmap memory 100 corresponding to the drawing surface of FIG. 2A.
Each bit corresponds to a drawing point on a one-to-one basis (that is, the bits are considered to be arranged in a matrix of 4 rows and 64 columns). This bitmap memory 100 is accessed in units of 8-bit words, and therefore addresses are assigned to each word. Second
Figure C shows the bitmap of Figure 2B in units of words. In this embodiment, the bitmap memory 100 has a maximum display width of 8 words in the X-axis direction. 2B and 2C are conceptual diagrams created by rearranging the addresses of the bitmap memory 100 so that each bit corresponds one-to-one to the position of each drawing point in FIG. 2A. However, such a bitmap surface does not actually exist in the bitmap memory 100.
今、便宜上、第２Ｃ図のビットマツプメモリ１００内の
各ワードを、第１行左から順に、ワード１、ワード２、
ワード３、−−−−一と呼ぶことにする。Now, for convenience, each word in the bitmap memory 100 in FIG.
We will call it word 3,----1.
即ち、ワード１〜８が、第２Ａ図の描画面のＹ座標”
３ ”の描画点に対応し、ワード９〜１６がＹ座標“２
”、ワード１７〜２４がＹ座標“′１パワード２５〜３
２がＹ座標“０゛の描画点に夫々対応する。That is, words 1 to 8 are the Y coordinates of the drawing surface in FIG. 2A.
Words 9 to 16 correspond to the drawing point “3”, and words 9 to 16 have the Y coordinate “2”.
", words 17-24 are Y coordinates "'1 powered 25-3
2 corresponds to the drawing point with the Y coordinate "0", respectively.
従来の単一のビットマツプメモリでは、上記各ワードを
、ワード１、ワード２、ワード３、の順番でアドレス付
けしていた。即ち、第４Ａ図に示すように、ワードエに
アドレス（００００）、ワード２にアドレス（０００１
）、ワード３にアドレス（ＯＯＯ２） １．−・ワード
３２にアドレス（００，ＩＦ）というように、単純にワ
ード順にアドレスを割り付けていた。In a conventional single bitmap memory, each word is addressed in the order word 1, word 2, word 3, and so on. That is, as shown in FIG. 4A, the address (0000) is placed in word 2, and the address (0001
), address in word 3 (OOO2) 1. - Addresses were simply assigned in word order, such as address (00, IF) to word 32.
一方、第１図に示すように、本実施例のビットマツプメ
モリ１００は、個別にアクセス可能な４７
つのメモリＡ−Ｄで構成されており、第２Ｃ図の各ワー
ドを、次のようにして４つのメモリＡ−Ｄに割り当てて
いる。On the other hand, as shown in FIG. 1, the bitmap memory 100 of this embodiment is composed of 47 individually accessible memories A to D, and each word in FIG. 2C is stored as follows. It is allocated to four memories A-D.
即ち、第２Ｃ図に示すように、奇数行のワードにメモリ
Ａ、Ｂを交互に割り当て、偶数行のワードにメモリＣ，
Ｄを交互に割り当てている。That is, as shown in FIG. 2C, memories A and B are alternately allocated to words in odd rows, and memories C and B are allocated to words in even rows.
D is assigned alternately.
そして、各ワードのアドレス付けは、メモリＡ→メモリ
Ｃ→メモリＢ→メモリＤの順番で行われている。Addressing of each word is performed in the order of memory A→memory C→memory B→memory D.
即ち、本実施例のビットマツプメモリ１００においては
、第３Ａ図に示すように、４つのメモリＡ−Ｄを所定の
順序、例えばＡ−＋Ｃ→Ｂ−＋Ｄの順序で並べたものを
１つの基本単位（バンクメモリ）として考え、第３Ｂ図
に示すように、この基本単位を繰り返した順番にアドレ
ス付けを行っている。That is, in the bitmap memory 100 of this embodiment, as shown in FIG. 3A, four memories A-D are arranged in a predetermined order, for example, in the order of A-+C→B-+D, as one basic memory. It is considered as a unit (bank memory), and addressing is performed in the order in which this basic unit is repeated, as shown in FIG. 3B.
従って、第１図に示すように、メモリＡには、アドレス
（００００）、（０００４） 、−・ （００１Ｃ）が
割り当てられ、メモリＢにアドレス（０００２）、（０
００６）、−−−−（００１Ｅ） 、メモリＣにアドレ
ス（０００１）、（０００５）、（００１Ｄ）、メモリ
Ｄにアドレス（０００３）、（ＯＯ０７） 、−−−（
００１Ｆ）が夫々割り当てられている。Therefore, as shown in FIG. 1, addresses (0000), (0004), -.
006), ---(001E), Memory C has addresses (0001), (0005), (001D), Memory D has addresses (0003), (OO07), ---(
001F) are assigned to each.
そして、このビットマツプメモリ１００の全ての記憶領
域を使用して描画演算処理を行う場合には、第３Ｂ図に
示すように、第２Ｃ図の各ワードが、１．９．２．１０
．３．１１．４．１２、の順番で（００００）から（０
０１Ｆ）までアドレス付けされる。When all the storage areas of this bitmap memory 100 are used for drawing calculation processing, each word in FIG. 2C is 1.9.2.10, as shown in FIG. 3B.
．． 3.11.4.12, from (0000) to (0
01F).
従って、このビットマツプメモリ１００への書き込み又
はこのビットマツプメモリｌＯＯからの読み出しをアド
レス順に行う場合、個別にアクセス可能な４つのメモリ
Ａ−Ｄが連続した状態で並ぶので、そのアクセスをパイ
プライン処理によって高速に行わせることができる。即
ち、１つのメモリにアクセスした待ち時間の間に別のメ
モリにアクセスすることができて、待ち時間を大幅に短
縮することができる。Therefore, when writing to the bitmap memory 100 or reading from the bitmap memory lOO in the order of addresses, the four memories A to D, which can be accessed individually, are lined up consecutively, so the accesses are processed by pipeline processing. This can be done at high speed. That is, during the waiting time for accessing one memory, another memory can be accessed, and the waiting time can be significantly reduced.
次に、第１図のＣＰＵ１２０により演算された図形デー
タ等をビットマツプメモリ１００に書き９−
０
込む処理について説明する。Next, the process of writing graphic data etc. calculated by the CPU 120 of FIG. 1 into the bitmap memory 100 will be described.
例えば、第２Ａ図に示すような描画面に直線等の図形を
描画する場合、第１図のＣＰＵ１２０において、ドツト
を発生させるべき描画点の位置を演算により順次求めて
いく。実際には、ＣＰＵＩ２０は所定のワード単位（本
実施例の場合８ビツト）で演算を行い、１つのワードに
関する演算が終了した時点で、そのデータをビットマツ
プメモリ１００の所定のアドレスに書き込み、次いで、
次のワードに関する演算を行う。即ち、ビットマツプメ
モリ１００への書き込み処理は、ＣＰＵＩ２０において
演算されたワードのアドレス順に行われ、そのアドレス
制御は、例えば、ＣＰＵＩ ２０内のアドレス制御部１
２１で行われる。For example, when drawing a figure such as a straight line on a drawing surface as shown in FIG. 2A, the CPU 120 in FIG. 1 sequentially calculates the positions of drawing points where dots should be generated. In reality, the CPU 20 performs calculations in units of predetermined words (8 bits in the case of this embodiment), and when the calculation for one word is completed, writes the data to a predetermined address in the bitmap memory 100, and then ,
Perform operations on the next word. That is, the writing process to the bitmap memory 100 is performed in the order of the word addresses calculated by the CPU 20, and the address control is performed by, for example, the address control unit 1 in the CPU 20.
It will be held on the 21st.
ところで、第２Ａ図から明らかなように、１つのドツト
ａを発生させるべき描画点が確定した後、次のドツトを
発生させるべき描画点は、そのドツトａを発生させる描
画点の周囲の８つの描画点のいずれかである。By the way, as is clear from Fig. 2A, after the drawing point at which one dot a should be generated is determined, the drawing point at which the next dot should be generated is determined by the eight drawing points surrounding the drawing point that generates the dot a. One of the drawing points.
これを、第２Ｃ図に示すワード単位で考えると、ドツト
を発生させる（例えば、その描画点に対応するビットを
論理反転して“１″にする）べく演算したワードの次に
演算すべきワードは、連続して演算すべき２つの描画点
に対応するビットが同一ワード内に存在する場合（この
場合には、ビットマツプメモリ１００への書き込みが行
われずに演算が続けられる。）を除いて、前に演算した
ワードに隣接する８つのワードのいずれかに限られるこ
とになる。即ち、このビットマツプメモリ１００への書
き込み処理は、第２Ｃ図において隣接するワードのアド
レスに連続的にアクセスすることにより行われる。従っ
て、この書き込み処理をパイプライン処理によって高速
化しようとした場合には、第２Ｃ図において周囲８方向
に隣接するワードが同一のメモリに記憶されないことが
必要条件になる。Considering this on a word-by-word basis as shown in Figure 2C, the word to be computed next to the word computed to generate a dot (for example, logically invert the bit corresponding to the drawing point to make it "1") except when bits corresponding to two drawing points to be computed consecutively exist in the same word (in this case, the computation continues without writing to the bitmap memory 100). , will be limited to any of the eight words adjacent to the previously operated word. That is, the writing process to the bitmap memory 100 is performed by successively accessing the addresses of adjacent words in FIG. 2C. Therefore, if this writing process is to be speeded up by pipeline processing, it is a necessary condition that words adjacent in eight directions in FIG. 2C are not stored in the same memory.
本実施例のビットマツプメモリ１００においては、既述
したように、奇数行のワードにメモリＡ、Ｂを交互に割
り当て、偶数行のワードにメモリＣ１Ｄを交互に割り当
てている。従って、第２Ｃ図に１
２
示すように、周囲８方向に隣接するワードは必ず異なっ
たメモリに記憶されることになり、上述したビットマツ
プメモリ１００への書き込み処理をパイプライン処理に
よって高速化することができる。In the bitmap memory 100 of this embodiment, as described above, memories A and B are alternately allocated to words in odd rows, and memory C1D is alternately allocated to words in even rows. Therefore, as shown in FIG. 2C, adjacent words in eight directions are always stored in different memories, and the writing process to the bitmap memory 100 described above is sped up by pipeline processing. be able to.
次に、Ｘ軸方向に最大８ワ一ド分の記憶容量を持つ本実
施例のビットマツプメモリ１００を用いて、例えば、Ｘ
軸方向に左半分の４ワ一ド分の描画面しか使わない場合
を説明する。Next, using the bitmap memory 100 of this embodiment, which has a storage capacity of up to 8 words in the X-axis direction,
A case will be explained in which only the 4-word drawing surface on the left half in the axial direction is used.
もし、第２Ｃ図に示すように描画面に割り当てられた４
つのメモリＡ−Ｄに、従来のビットマツプメモリの如く
、単純にワード類にアドレス付けが行われた場合には、
第４Ａ図に示すように、空き領域が飛び飛びのアドレス
で存在することになる。このように空き領域が飛び飛び
のアドレスで存在すると、その空き領域を他の用途に使
用することは困難である。If 4 is assigned to the drawing surface as shown in Figure 2C,
If two memories A-D are simply addressed in words like a conventional bitmap memory,
As shown in FIG. 4A, empty areas exist at discrete addresses. If free areas exist at discrete addresses in this way, it is difficult to use the free areas for other purposes.
本実施例のビットマツプメモリ１００では、第４Ｂ図に
示すように、４つのメモリＡ＝ＤをＡ→Ｃ−＋Ｂ−＋Ｄ
の順序で並べた基本単位を繰り返した順番にアドレス付
けしている。従って、第４Ｂ図に示すように、アドレス
（００００）〜（０００７）に、第２Ｃ図のワード１．
９．２．１０．３．１１．４．１２をこの順番で記憶さ
せ、アドレス（０００８）〜（０００Ｆ）にワード１７
．２５．１８．２６．１９．２７．２０．２８をこの順
番で記憶させれば、アドレス（００１０）〜（００１Ｆ
）を１つの連続した空き領域とすることができ、この空
き領域を他の用途に利用することができる。In the bitmap memory 100 of this embodiment, as shown in FIG. 4B, four memories A=D are
The basic units arranged in this order are addressed in the repeated order. Therefore, as shown in FIG. 4B, words 1. of FIG. 2C are assigned to addresses (0000) to (0007).
9.2.10.3.11.4.12 are stored in this order, and word 17 is stored at addresses (0008) to (000F).
．． If 25.18.26.19.27.20.28 are stored in this order, addresses (0010) to (001F
) can be made into one continuous free area, and this free space can be used for other purposes.
そして、その場合でも、第２Ｃ図において周囲８方向に
隣接するワードは必ず異なったメモリに記憶されるので
、既述した演算データの書き込み処理をパイプライン処
理によって高速化することができる。Even in this case, words adjacent in the eight directions in FIG. 2C are always stored in different memories, so that the processing for writing the arithmetic data described above can be sped up by pipeline processing.
これに対し、第４Ａ図に示すように各メモリＡ〜Ｄにア
ドレス付けをした場合には、空き領域を１つの連続した
アドレスに集約させようとすると、例えばアドレス（０
００４）〜（０００７）に第２Ｃ図のワード９〜１２を
記憶させ、アドレス１３
４
（０００８）〜（０００Ｂ）にワードエフ〜２０を、ア
ドレス（０００Ｃ）〜（０００Ｆ）にワード２５〜２８
を夫々記憶させるごとになる。ところが、その場合には
、周囲８方向に隣接するワードが同一のメモリに記憶さ
れることになり（例えば、ワード１とワード９はいずれ
もメモリＡに記憶される。）、既述した演算データの書
き込の処理をパイプライン処理によって高速化すること
ができなくなってしまう。On the other hand, if addresses are assigned to each memory A to D as shown in FIG.
004) to (0007), words 9 to 12 in FIG.
Each time you memorize it. However, in that case, words adjacent in eight directions around the periphery will be stored in the same memory (for example, word 1 and word 9 are both stored in memory A), and the calculation data described above will be stored in the same memory. It becomes impossible to speed up the writing process by pipeline processing.
このように、本実施例のビットマツプメモリ１００では
、描画面を任意に縮小した場合でも、読め出し及び書き
込み処理をパイプライン処理によって高速化することが
できる状態で、且つ、メモリの空き領域を１つの連続し
たアドレス空間に集約させることができる。従って、そ
の空き領域を他の用途に利用することができて、メモリ
の使用効率を良くすることができる。In this way, in the bitmap memory 100 of this embodiment, even if the drawing surface is arbitrarily reduced, read and write processes can be sped up by pipeline processing, and free space in the memory can be saved. can be aggregated into one continuous address space. Therefore, the free space can be used for other purposes, and memory usage efficiency can be improved.
なお、上述した実施例では、基本単位の中のメモリの順
序をＡ→Ｃ−＋Ｂ−＋Ｄとしたが、この順序は上記以外
であっても良い。In the above-described embodiment, the order of the memories in the basic unit is A→C-+B-+D, but this order may be other than the above.
また、本発明は、ブロックやＣＲＴ用のビットマツプメ
モリの他、各種描画演算処理用の画像メモリに適用が可
能である。Further, the present invention can be applied to image memories for various drawing calculation processes as well as bitmap memories for blocks and CRTs.
〔発明の効果］
本発明の画像メモリは、その書き込み及び読み出しの際
のアクセスをパイプライン処理によって高速化すること
ができるとともに、描画面を縮小して画像メモリの一部
のアドレスしか使用しない場合でも、上記パイプライン
処理が可能な状態のまま、メモリの空きアドレスを１つ
の連続したアドレス空間に集約させることができる。従
って、その空きアドレスの部分を他の用途に使用するこ
とができて、メモリの使用効率が良くなる。[Effects of the Invention] The image memory of the present invention can speed up access during writing and reading by pipeline processing, and can reduce the drawing surface and use only a part of the addresses of the image memory. However, free addresses in memory can be aggregated into one continuous address space while the above-mentioned pipeline processing is still possible. Therefore, the vacant address portion can be used for other purposes, improving memory usage efficiency.
第１図は本発明の一実施例によるビットマツプメモリの
構成を示す概念図、第２Ａ図は描画面を座標系で表した
概念図、第２Ｂ図は第２Ａ図の描画面に対応するビット
マツプメモリの内容（ビットマツプ）を示す概念図、第
２Ｃ図は第２Ｂ図のビットマツプをワード単位で表した
概念図、第３】 ５
６
Ａ図はメモリの基本単位を示す概念図、第３Ｂ図はメモ
リのアドレス付けの順番を示す概念図、第４Ａ図及び第
４Ｂ図はビットマツプメモリのアドレスとワードとの対
応関係を説明するだめの説明図である。
なお、図面に用いた符号において、
１００ ・・・・・・ ビットマツプメモリ１２０ ・
・・・・・ ＣＰＵ
Ａ、、Ｂ。
Ｃ，Ｄ ・・・・・・ メモリ（記憶部）である。FIG. 1 is a conceptual diagram showing the configuration of a bitmap memory according to an embodiment of the present invention, FIG. 2A is a conceptual diagram showing a drawing surface in a coordinate system, and FIG. 2B is a conceptual diagram showing the drawing surface in FIG. 2A. Fig. 2C is a conceptual diagram showing the bitmap of Fig. 2B in word units; Fig. 3] 5 6 A is a conceptual diagram showing the basic unit of memory; Fig. 3B 4 is a conceptual diagram showing the order of addressing of the memory, and FIGS. 4A and 4B are explanatory diagrams for explaining the correspondence between addresses and words of the bitmap memory. In addition, in the symbols used in the drawings, 100...Bitmap memory 120.
... CPU A,,B. C, D... Memory (storage section).
Claims (1)
れた描画面に対応し、且つ、ワード単位でアクセスされ
る画像メモリにおいて、 個別にアクセス可能な４つの記憶部を有し、前記マトリ
ックスの各奇数行の描画点に、前記４つの記憶部のうち
の第１の記憶部と第２の記憶部が前記ワード単位で交互
に割り当てられ、前記マトリックスの各偶数行の描画点
に、前記４つの記憶部のうちの第３の記憶部と第４の記
憶部が前記ワード単位で交互に割り当てられ、且つ、前
記４つの記憶部を所定の順序で並べた基本単位を繰り返
した順番にアドレスが割り付けられていることを特徴と
する画像メモリ。[Scope of Claims] In an image memory that corresponds to a drawing surface in which drawing points are arranged in a matrix of N rows and M columns, and that is accessed in word units, four storage units that can be accessed individually. The first storage section and the second storage section among the four storage sections are alternately assigned in word units to the drawing points on each odd row of the matrix, and each of the even rows of the matrix A basic unit in which a third storage part and a fourth storage part of the four storage parts are alternately allocated to the drawing point in the word unit, and the four storage parts are arranged in a predetermined order. An image memory characterized in that addresses are assigned in the order in which the steps are repeated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337325A JPH0754546B2 (en) | 1989-12-26 | 1989-12-26 | Image memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337325A JPH0754546B2 (en) | 1989-12-26 | 1989-12-26 | Image memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196375A true JPH03196375A (en) | 1991-08-27 |
| JPH0754546B2 JPH0754546B2 (en) | 1995-06-07 |
Family
ID=18307563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337325A Expired - Lifetime JPH0754546B2 (en) | 1989-12-26 | 1989-12-26 | Image memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754546B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006099447A (en) * | 2004-09-29 | 2006-04-13 | Sony Corp | Memory mapping method and memory interface circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198655A (en) * | 1984-03-22 | 1985-10-08 | Sumitomo Electric Ind Ltd | Picture memory |
-
1989
- 1989-12-26 JP JP1337325A patent/JPH0754546B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198655A (en) * | 1984-03-22 | 1985-10-08 | Sumitomo Electric Ind Ltd | Picture memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006099447A (en) * | 2004-09-29 | 2006-04-13 | Sony Corp | Memory mapping method and memory interface circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0754546B2 (en) | 1995-06-07 |
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