JPH03194791A - Semicondutor storage device - Google Patents

Abstract

PURPOSE:To shorten the test time of a large-capacity memory by connecting at least one of a pair of data lines to a power line, whose impedance is lower than the impedance of a pair of common input lines, in accordance with signals of the pair of common input lines for write with respect to a write circuit. CONSTITUTION:A write circuit 1 is provided for each pair of data lines DL and the inverse of DL, and the power line whose impedance is lower than the impedance of common input lines WI and the inverse of WI and one of data lines are connected at the time of write. Since the write circuit 1 is provided for each pair of data lines DL and the inverse of DL, the capacity of common input lines WI and the inverse of WI is fixed independently of the increase of the number of memory cells 4 to be tested in parallel. Therefore, the parallel test can be performed for even a large-capacity memory. Thus, the parallel test system is used to shorten the test time of the large-capacity memory.

Description

【発明の詳細な説明】[Detailed description of the invention]

【産業上の利用分野１ 本発明は半導体記憶装置の回路に関するものであり、特
にメモリセルの書込み、読み出しを行うための制御回路
に関するものである。 【従来の技術１ １９８７　インターナショナル　テスト　コンファレン
ス　第１０６６頁から第１０７１頁（１９８７Ｉ　ｎｔ
ｅｒｎａｔｉｏｎａｌ　　Ｔｅ５ｔ　　Ｃｎｆｅｒｅｎ
ｃａｐｐ１０６６−１０７１）などに、半導体メモリの
テスト時間を短縮化するための並列テスト方式％式％ 【発明が解決しようとする課題】 前記従来技術ではＭＯＳトランジスタを介して並列に書
き込む複数のデータ線の容量が共通入力線に接続される
ため、並列にテストするメモリセルを増加すると共通入
力線の負荷が著しく増加する。今後、半導体メモリはメ
モリの大容量化が進み、テスト時間を短縮化する方式が
必要となる。 しかし、前述のようにメモリの大容量化とともに共通入
力線の負荷が増大するとデータの書込み速度が遅延する
ため、通常のサイクルでは並列テスト方式が不可能とな
る。言い替えれば、通常のサイクルによる並列テスト方
式では、並列にテストするメモリセルの数に限界がある
。 本発明の目的は、並列に書き込むメモリセル数を増加し
ても、共通入力線の容量を増大させず、従って従来より
も並列に書き込むメモリセル数を飛躍的に増大させるこ
とができる書込み回路を設けた半導体記憶装置を提供す
ることにある。INDUSTRIAL APPLICATION FIELD 1 The present invention relates to a circuit for a semiconductor memory device, and particularly to a control circuit for writing and reading data into and from memory cells. [Prior art 1 1987 International Test Conference, pages 1066 to 1071 (1987 I nt
ernational Te5t Cnferen
Cap1066-1071), etc., a parallel test method for shortening the test time of semiconductor memory % Formula % [Problem to be Solved by the Invention] In the prior art, multiple data lines are written in parallel via MOS transistors. Since the capacitance is connected to the common input line, increasing the number of memory cells tested in parallel significantly increases the load on the common input line. In the future, as the capacity of semiconductor memories continues to increase, methods to shorten test time will be needed. However, as described above, when the load on the common input line increases with the increase in memory capacity, the data writing speed is delayed, making parallel testing impossible in normal cycles. In other words, in the normal cycle-based parallel test method, there is a limit to the number of memory cells that can be tested in parallel. An object of the present invention is to provide a write circuit that does not increase the capacitance of a common input line even if the number of memory cells to be written in parallel is increased, and can therefore dramatically increase the number of memory cells to be written in parallel compared to the conventional art. An object of the present invention is to provide a semiconductor memory device provided with the above.

【１１１題を解決するための手段） 上記目的は、データ線対ごとに書込み回路を設け、書込
み時には共通入力線よりも低インピーダンスの電源線と
データ線の一方を接続するように制御することにより達
成される。 【作用】 データ線対ごとに書込み回路を設けたことにより、並列
にテストするメモリセルの増加とは関係なく共通入力線
の容量は一定となる。このため大容量メモリに対しても
並列テストが可能となる。 ［実施例］ 本発明の一実施例を第１図を用いて説明する。同図（ａ
）で１は書込み回路、２は読出し回路、３はセンスアン
プ、８はプリチャージ回路、４は複数のメモリセルをマ
トリクス状に配置したメモリセルアレイ、５は前記書込
み回路を制御するための共通書込み回路、６は前記読出
し回路を制御するための共通読出し回路であり、ＷＩ、
ＷＩは共通入力線、ＲＯ，ＲＯは共通出力線、ＳＰ、Ｓ
Ｎはセンスアンプを駆動するための駆動信号線、ＰＣは
プリチャージ回路を駆動する信号線である。 これらの回路のうち１．２．３．８はデータ線対ＤＬ、
ＤＬ毎に接続されている。 本実施例の書込み、読出し動作を説明する。書込み回路
１はＮ形ＭＯ３）−ランジスタＭｌ、Ｍ２゜Ｍ３により
構成する。Ｍｌ、Ｍ２のゲートは書込み用データを伝播
する共通入力線ＷＩ、ＷＩに接続し、Ｍ３のゲートは列
選択信号線Ｙｓに接続する。例えば書込みデータを １１１１１とし、共通入力線ＷＩを高電位にするとＭｌ
が活性化され、この時、列選択信号線Ｙｓを高電位に選
択すると■τは接地電位となる。この後、センスアンプ
３により、データ線ＤＬは高電位、ＤＬは接地電位に固
定されメモリセルに書込みデータが供給される０次に、
読出し動作を説明する。 メモリセルのデータを読出す前にプリチャージ回路８を
用いてデータ線をＶｃｃ／２の電位にプリチャージし、
メモリセルを選択し読出されたデータをセンスアンプ３
により検知増幅する０列選択信号ＹＳにより活性化され
た読出し回路は共通出力線ＲＯ，ＲＯにデータを伝播し
、共通読出し回路６はそのデータをチップ外部に出力す
る。また、書込み時以外の書込み回路を非活性状態にす
るためにＷＩ、ＷＩを接地電位にする。 次に、リード・モデファイ・ライト時の反転書き込み動
作を、第１図（ｂ）に示す動作波形を用いて説明する。 リード・モデファイ・ライトは１サイクル中に読出し、
書込みを行なうメモリ動作である。読出し期間では、メ
モリセル信号を検知増幅するためにＳＰ、ＳＮの信号に
よりセンスアンプを駆動する０例えば、データ線ＤＬに
現われたメモリセル信号がｊｌｏｌｊであるとすると検
知増幅の結果、ＤＬは接地電位（ＯＶ）、Ｄτは高電位
（Ｖｃｃ）に固定される。この読出されたデータは読出
し回路２によりＲＯ，ＲＯに読出され、共通読出し回路
６はそのデータをチップ外部に読出す、読出し期間中は
、書込み回路を非活性状態にするためＷＩ、ＷＩは接地
電位にする。次に、書込み回路により反転書込みを行な
うためＷＩのみを高電位にする。これにより、センスア
ンプと書込み回路は競合しながらＤＬを接地電位に近い
電圧にする。この結果、センスアンプ３のＭＩＯを動作
、Ｍｌ５を非動作にしデータ線ＤＬは高電位（Ｖｃｃ）
となる０以上により、リード・モデファイ・ライト時の
反転書込み動作は行なわれる。 本実施例では書込み回路の負荷はほぼデータ線容量−本
分であり共通書込み回路の負荷も常に一定であるので、
並列テストを行なった時、並列にデータを書き込むメモ
リセルの個数によらずデータの書込み時間は常に一定と
なる。そのため、大容量メモリでも並列テスト方式を用
いてテスト時間の短縮化を容易に行なえる。 本実施例では書込み回路１にＮ形ＭＯＳトランジスタを
用いたが、Ｐ形ＭＯＳトランジスタを用いて構成しても
良い、また、Ｍ３のソースは接地電位にしているが、こ
れはこれに限るものではなく、センスアンプの低レベル
側の電源線（Ｖｓｓ）あるいは信号線（コモンソース）
に接続しても良い。 第２図は本発明の他の実施例である。本実施例ではデー
タ線対の一方を接地電位に駆動すると共に他方のデータ
線を高い電位に駆動することにより、書込み動作をより
確実かつ高速に行なうようにしている。第２図には書込
み回路の具体的構成のみを示しており、その他の回路に
ついては第１図と同じである。第２図で、ＭＯＳトラン
ジスタＭｌ、Ｍ２．Ｍ３．Ｍ６はＮ形であり、Ｍ４．Ｍ
５はＰ形である。Ｍｌ、Ｍ４のドレインをデータ線ＤＬ
に接続し１Ｍ２．Ｍ５のドレインをデータートに接続す
る。また、Ｍ３．Ｍ６のゲートを列選択信号線ＹＳに接
続し、それぞれのソースを接地、電源Ｖｃｃに接続する
。 本実施例による書込み動作を説明する。例えば、書込み
データを′″１″′としデータ線ＤＬに接続されたメモ
リセルに書き込むとすると、ＷＩＮ、ＷＩＰを高電位、
ＷＩＮ、ＷＩＰを低電位とする。 この時、列選択信号ＹＳが高電位になることにより活性
化されたトランジスタＭ３．Ｍ６．Ｍ５゜Ｍｌを介して
データ線ＤＬは高電位（Ｖｃｃ−Ｖｔｈここに、ｖｔｈ
はＮ形ＭＯＳトランジスタのしきい値電圧である）に、
データ線ＤＬは接地電位になる。 また、書込み時以外では書込み回路を非活性状態にする
ためＷＩＮ、ＷＩＮは接地電位に、ＶＩＰ、ＶＩＰは高
電位にする。 以上のように、本実施例ではデータの書込み時にデータ
線対の一方を接地電位に、他方を高電位にするため、セ
ンスアンプによる電圧増幅能力にたよることなく、高速
に書込み動作を行なえるという特徴を有している。 第３図は本発明の他の実施例である。本実施例はデータ
線対に電源電位Ｖｃｃと接地電位を発生する書込み回路
の実施例である。 同図（ａ）で、書込み回路１内のＭｌは第２図に示した
Ｎ形ＭＯＳトランジスタＭ６をＰ形にしてゲートに列選
択信号ＹＳを反転したＹＳを接続した回路であり、書込
み動作は第２図の実施例と同じである。リード・モデフ
ァイ・ライト時の反転書き込み動作を、第３図（ｂ）に
示す動作波形を用いて説明する。 読出し期間中の動作は第１図に示す実施例と同じである
。ただし、読出し期間中のＷＩＮ、ＷＩＮは接地電位、
ＷＩＰ、ＷＩＰは高電位にし、書込み回路を非活性状態
にする。データを読出した結果、ＤＬは接地電位、ＤＬ
は高電位になったとする。次に、反転書込みを行なうた
めＷＩＮを高電位、ＷＩＰを接地電位にする。その結果
、書込み回路とセンスアンプは競合しながらデータ線Ｄ
Ｌは高電位、ＤＬは接地電位になる。 本実施例ではデータ線に発生する高電位を電源電位（Ｖ
ｃｃ）に出来るため、センスアンプを用いなくてもメモ
リセルに充分な書込み電位を与えることができる。また
、接地電位と高電位を同時に供給できるため第１図の実
施例よりも短い期間で反転書込みが行なえる。 第４図は本発明の他の実施例である。本実施例は、リー
ド・モデファイ・ライト時の反転書き込み動作において
、書込み回路とセンスアンプが競合しないようにしたセ
ンスアンプの構成であり、センスアンプ以外は第２図あ
るいは第３図の実施例と同じである。第４図（ａ）で、
Ｍ８．Ｍ９゜ＭＩＯ，Ｍｌ　１．Ｍｌ２はＰ形ＭＯＳト
ランジスタ、Ｍｌ３．Ｍｌ４．Ｍｌ５．Ｍｌ６．Ｍｌ７
はＮ形ＭＯＳトランジスタである。また、Ｍ８゜Ｍ９．
Ｍｌ３．Ｍｌ４はセンスアンプ３の動作を制御するため
のスイッチ回路である。 第４図（ａ）に示す回路のリード・モデファイ・ライト
時の反転書き込み動作を、第４図（ｂ）に示す動作波形
を用いて説明する。 読出し時は、Ｍ８．Ｍ９のゲートＷＩＮ、ＷＩＮを接地
電位にし、Ｍｌ３．Ｍｌ４のゲートＷＩＰ、ＷＩＰを高
電位にしてセンスアンプを動作させる。その結果例えば
データ線ＤＬに接地電位、ＤＬに高電位が読出されたと
する。次に、反転したデータを書き込むにはＷＩＮを高
電位、ＶＩＰを接地電位にし、書込み回路によりデータ
線ＤＬを接地、ＤＬを高電位にする。この時、読出し期
間に引き続いてセンスアンプ３のＭｌ２．Ｍｌｌ。 Ｍｌ７．Ｍｌ５が動作しているが、Ｍ９．Ｍｌ３が非導
通となるため書込み回路とセンスアンプとで競合が起き
ない。 以上のように、本実施例では反転書込みをする際に書込
み回路とセンスアンプとで競合が起きず、競合による貫
通電流も流れない、また、データに依存してセンスアン
プを非動作状態にするので、第３図に示す実施例よりも
短い時間で反転書込みが行なえる。 第５図は本発明の他の実施例である。本実施例はデータ
の書込み時にセンスアンプの駆動能力を低下させて、反
転書込みの場合でも書込み回路と競合が起きないように
した実施例である。 同図で、センスアンプ３とＭ２４．Ｍ２５以外は第１図
の実施例と同じである。センスアンプ３内の７はＮ形Ｍ
ＯＳトランジスタを用いた従来のセンスアンプである。 ＭＩＯ，Ｍｌｌ、Ｍｌ８゜Ｍｌ９はＰ形ＭＯＳトランジ
スタであり、ＭＩＯ。 ＭｌｌでＰＭＯ８のセンスアンプＭＩＯ，Ｍ１９でセン
スアンプの動作／非動作状態を切り換えている。また、
Ｎ形ＭＯＳトランジスタＭ２４はプリチャージ期間中コ
モンソース線Ｃ８ＰをＶｃｃ／２の電位に保ち、Ｐ形Ｍ
ＯＳトランジスタＭ２５はＣ８Ｐを介してセンスアンプ
３を駆動する０列選択信号ＹＳが非選択の場合、ｙｓは
接地電位であるのでＭｌ８．Ｍｌ９の両方のトランジス
タを電流源としてセンスアンプが動作する。一方、デー
タの書込み時、ＹＳを高電位にしＭｌ９は非動作にする
。そのため、センスアンプはＭｌ８のみを電流源とする
ので前記の場合より駆動能力が低下する。 以上のように本実施例では、データの書込み時にセンス
アンプの駆動能力を低下させるので、書込み回路と競合
しないようにできる。 第６図は本発明の他の実施例である。本実施例はデータ
の書込み時にデータに依存してセンスアンプの駆動能力
を低下させ、反転書込みの場合でも書込み回路と競合し
ないようにした実施例である。同図（ａ）で、センスア
ンプ３以外は第１図の実施例と同じである。また、７は
第５図に示したＮ形ＭＯＳトランジスタを用いたセンス
アンプ７であり、Ｍ２４．Ｍ２Ｓは第５図に示したもの
と同じである。 第６図（ａ）において、ＭＩＯ，Ｍｌｌ、Ｍ２Ｏ、Ｍ２
１．Ｍ２２．Ｍ２３はＰ形ＭＯＳトランジスタであり、
Ｍ２Ｏ，Ｍ２１．Ｍ２２．Ｍ２３を電流源としてセンス
アンプを構成している。読出し時、列選択信号ＹＳが非
選択の場合、ＷＩ。 ＷＩ、ＹＳは接地電位でありＭ２Ｏ，Ｍ２１．Ｍ２２、
Ｍ２Ｓは動作しＭＩＯ，Ｍｌｌで構成されるＰＭＯＳセ
ンスアンプが動作する。書込み時はＷＩ、ＷＩの一方と
ＹＳが高電位となるため、Ｍ２Ｏ，Ｍ２１のどちらか一
方のみが電流源として動作しデータ線対の片方を電源電
位に書き込む。 また他方のトランジスタは非動作であり電源とデータ線
間を遮断する。 次に、リード・モデファイ・ライト時の反転書込み動作
を第６図（ｂ）に示す動作波形を用いて説明する。 読出し、書込み期間中の動作は第１図に示す実施例と同
じである。ただし１反転書込み時にＷＩを高電位にする
ためＭ２１は非動作状態、またＭ２Ｓも列選択信号によ
り非動作状態になり、データ線ＤＬと電源Ｖｃｃは遮断
され、書込み回路とセンスアンプで競合は起こらない。 以上のように、本実施例では書込み回路により接地した
データ線側ではセンスアンプの電源を遮断するので、貫
通電流を流さないでデータを書き込むことが出来る。 第７図はチップ面積の低減を図ったレイアウト構成によ
る本発明の実施例である。同図で、１は書込み回路、２
は読出し回路、３はセンスアンプ。 ８はプリチャージ回路、４はメモリセルアレイ、５は共
通書込み回路、６は共通読出し回路、９゜１ｏは１，２
，３，８を一組として複数組用意されている入出力回路
群である。本実施例では、メモリセルアレイ４の片側に
入出力回路群９．一方に１０を配置する。メモリセルア
レイ４のデータ線対は一対おきに９のデータ線対に接続
し、残りの一対おきのデータ線対は１０のデータ線対に
接続する。これにより、従来、データ線ピッチｄｖにレ
イアウトしなければならなかった書込み回路１、読出し
回路２．センスアンプ３．プリチャージ回路８が二倍の
データ線ピッチ２ｄｙにレイアウトできる。今後、微細
化が進む半導体メモリではデータ線ピッチが狭くなり前
記回路がレイアウトしにくくなり無駄な領域が増える。 以上のように、本実施例ではレイアウトの実質的なデー
タ線ピッチは二倍になり、前記回路のレイアウトがしや
すくなる。そのため、無駄な領域が低減されるのでチッ
プ面積を小さくできる。[Means for solving Problem 111] The above purpose is achieved by providing a write circuit for each data line pair, and controlling the power supply line and the data line, which have a lower impedance than the common input line, to be connected during writing. achieved. [Operation] By providing a write circuit for each data line pair, the capacitance of the common input line remains constant regardless of the increase in the number of memory cells tested in parallel. Therefore, parallel testing is possible even for large-capacity memories. [Example] An example of the present invention will be described with reference to FIG. The same figure (a
), 1 is a write circuit, 2 is a read circuit, 3 is a sense amplifier, 8 is a precharge circuit, 4 is a memory cell array in which a plurality of memory cells are arranged in a matrix, and 5 is a common write circuit for controlling the write circuit. The circuit 6 is a common readout circuit for controlling the readout circuit, and WI,
WI is a common input line, RO, RO are common output lines, SP, S
N is a drive signal line for driving the sense amplifier, and PC is a signal line for driving the precharge circuit. 1.2.3.8 of these circuits are data line pair DL,
Connected for each DL. The write and read operations of this embodiment will be explained. The write circuit 1 is composed of N-type MO3)-transistors M1, M2 and M3. The gates of M1 and M2 are connected to common input lines WI and WI that propagate write data, and the gate of M3 is connected to a column selection signal line Ys. For example, if the write data is 11111 and the common input line WI is set to a high potential, Ml
is activated, and at this time, if the column selection signal line Ys is selected to have a high potential, ■τ becomes the ground potential. After that, the sense amplifier 3 fixes the data line DL to a high potential and DL to the ground potential, and supplies write data to the memory cell.
The read operation will be explained. Before reading data from a memory cell, the data line is precharged to a potential of Vcc/2 using a precharge circuit 8,
The sense amplifier 3 selects the memory cell and sends the read data to the sense amplifier 3.
The readout circuit activated by the 0 column selection signal YS sensed and amplified by the 0 column propagates data to the common output lines RO, RO, and the common readout circuit 6 outputs the data to the outside of the chip. Further, WI and WI are set to the ground potential in order to deactivate the write circuit at times other than when writing. Next, the inversion write operation during read-modify-write will be explained using the operation waveforms shown in FIG. 1(b). Read/modify/write is read in one cycle,
This is a memory operation that performs writing. During the read period, the sense amplifier is driven by the signals SP and SN in order to sense and amplify the memory cell signal.For example, if the memory cell signal appearing on the data line DL is jlolj, as a result of the sense amplification, DL is grounded. The potential (OV) and Dτ are fixed at a high potential (Vcc). This read data is read to RO and RO by the read circuit 2, and the common read circuit 6 reads the data to the outside of the chip.During the read period, WI and WI are grounded in order to deactivate the write circuit. potential. Next, in order to perform inversion writing by the write circuit, only WI is set to a high potential. As a result, the sense amplifier and the write circuit compete to bring DL to a voltage close to the ground potential. As a result, MIO of sense amplifier 3 is activated, Ml5 is deactivated, and data line DL is at a high potential (Vcc).
With 0 or more, the inversion write operation at the time of read/modify/write is performed. In this embodiment, the load on the write circuit is approximately equal to the data line capacitance, and the load on the common write circuit is always constant.
When performing a parallel test, the data writing time is always constant regardless of the number of memory cells into which data is written in parallel. Therefore, the test time can be easily shortened using the parallel test method even for large-capacity memories. In this embodiment, an N-type MOS transistor is used for the write circuit 1, but it may also be constructed using a P-type MOS transistor. Also, although the source of M3 is set to the ground potential, this is not limited to this. The power line (Vss) or signal line (common source) on the low level side of the sense amplifier.
You can also connect to FIG. 2 shows another embodiment of the invention. In this embodiment, one of the data line pairs is driven to the ground potential while the other data line is driven to a high potential to perform the write operation more reliably and at high speed. FIG. 2 shows only the specific configuration of the write circuit, and the other circuits are the same as in FIG. 1. In FIG. 2, MOS transistors Ml, M2 . M3. M6 is N type, M4. M
5 is P type. Connect the drains of Ml and M4 to the data line DL
Connect to 1M2. Connect the drain of M5 to the data gate. Also, M3. The gate of M6 is connected to the column selection signal line YS, and the respective sources are connected to ground and power supply Vcc. A write operation according to this embodiment will be explained. For example, if the write data is set to ``1'' and is written to a memory cell connected to the data line DL, WIN and WIP are set to a high potential.
Set WIN and WIP to low potential. At this time, transistors M3. M6. The data line DL is connected to a high potential (Vcc-Vth here, vth
is the threshold voltage of the N-type MOS transistor),
Data line DL becomes ground potential. In addition, in order to deactivate the write circuit except during writing, WIN and WIN are set to the ground potential, and VIP and VIP are set to the high potential. As described above, in this embodiment, when writing data, one of the data line pairs is set to ground potential and the other is set to high potential, so the write operation can be performed at high speed without relying on the voltage amplification ability of the sense amplifier. It has the following characteristics. FIG. 3 shows another embodiment of the invention. This embodiment is an embodiment of a write circuit that generates a power supply potential Vcc and a ground potential on a data line pair. In the same figure (a), Ml in the write circuit 1 is a circuit in which the N-type MOS transistor M6 shown in FIG. This is the same as the embodiment shown in FIG. The inversion write operation during read-modify-write will be explained using the operation waveforms shown in FIG. 3(b). The operation during the read period is the same as the embodiment shown in FIG. However, during the read period, WIN and WIN are at ground potential,
WIP and WIP are set to a high potential to inactivate the write circuit. As a result of reading the data, DL is the ground potential, DL
Suppose that becomes a high potential. Next, in order to perform inversion writing, WIN is set to a high potential and WIP is set to a ground potential. As a result, the write circuit and the sense amplifier compete with each other to connect the data line D.
L becomes a high potential and DL becomes a ground potential. In this embodiment, the high potential generated on the data line is the power supply potential (V
cc), a sufficient write potential can be applied to the memory cell without using a sense amplifier. Further, since the ground potential and the high potential can be supplied simultaneously, inversion writing can be performed in a shorter period than in the embodiment shown in FIG. FIG. 4 shows another embodiment of the invention. This embodiment has a sense amplifier configuration in which the write circuit and the sense amplifier do not compete with each other in the inverted write operation during read/modify/write, and the configuration other than the sense amplifier is the same as that of the embodiment shown in FIG. 2 or 3. It's the same. In Figure 4(a),
M8. M9゜MIO, Ml 1. Ml2 is a P-type MOS transistor, Ml3. Ml4. Ml5. Ml6. Ml7
is an N-type MOS transistor. Also, M8°M9.
Ml3. Ml4 is a switch circuit for controlling the operation of the sense amplifier 3. The inversion write operation during read/modify/write of the circuit shown in FIG. 4(a) will be explained using the operation waveforms shown in FIG. 4(b). When reading, M8. Gates WIN and WIN of M9 are set to ground potential, and Ml3. The gates WIP and WIP of M14 are set to a high potential to operate the sense amplifier. As a result, it is assumed that, for example, a ground potential is read out to the data line DL and a high potential is read out to the data line DL. Next, to write inverted data, WIN is set to a high potential, VIP is set to a ground potential, and the write circuit sets the data line DL to ground and DL to a high potential. At this time, following the read period, Ml2. Mll. Ml7. Ml5 is working, but M9. Since Ml3 becomes non-conductive, no competition occurs between the write circuit and the sense amplifier. As described above, in this embodiment, there is no conflict between the write circuit and the sense amplifier when performing an inversion write, no through current flows due to the conflict, and the sense amplifier is made inactive depending on the data. Therefore, inversion writing can be performed in a shorter time than in the embodiment shown in FIG. FIG. 5 shows another embodiment of the invention. This embodiment is an embodiment in which the drive capability of the sense amplifier is lowered during data writing to prevent competition with the write circuit even in the case of inversion writing. In the same figure, sense amplifier 3 and M24. The components other than M25 are the same as the embodiment shown in FIG. 7 in sense amplifier 3 is N type M
This is a conventional sense amplifier using OS transistors. MIO, Mll, Ml8°Ml9 are P-type MOS transistors, and MIO. Mll switches the sense amplifier MIO of PMO8, and M19 switches the sense amplifier between operating and non-operating states. Also,
The N-type MOS transistor M24 keeps the common source line C8P at the potential of Vcc/2 during the precharge period, and the P-type MOS transistor M24
When the 0 column selection signal YS that drives the sense amplifier 3 via C8P is not selected, the OS transistor M25 selects Ml8. since ys is at the ground potential. The sense amplifier operates using both transistors of M19 as current sources. On the other hand, when writing data, YS is set to a high potential and M19 is made inactive. Therefore, since the sense amplifier uses only Ml8 as a current source, the driving ability is lower than in the above case. As described above, in this embodiment, the drive capability of the sense amplifier is reduced during data writing, so that it is possible to avoid competition with the write circuit. FIG. 6 shows another embodiment of the invention. This embodiment is an embodiment in which the drive capability of the sense amplifier is reduced depending on the data when writing data, so that there is no competition with the write circuit even in the case of inversion writing. In FIG. 1A, the components other than the sense amplifier 3 are the same as the embodiment shown in FIG. 7 is a sense amplifier 7 using the N-type MOS transistor shown in FIG. 5, and M24. M2S is the same as shown in FIG. In FIG. 6(a), MIO, Mll, M2O, M2
1. M22. M23 is a P-type MOS transistor,
M2O, M21. M22. A sense amplifier is configured using M23 as a current source. When reading, if the column selection signal YS is not selected, WI. WI, YS are ground potentials, M2O, M21 . M22,
M2S operates and a PMOS sense amplifier composed of MIO and Mll operates. During writing, one of WI and WI and YS are at a high potential, so only one of M2O and M21 operates as a current source to write one of the data line pair to the power supply potential. The other transistor is inactive and cuts off the power supply and data line. Next, the inversion write operation during read-modify-write will be explained using the operation waveforms shown in FIG. 6(b). Operations during read and write periods are the same as in the embodiment shown in FIG. However, in order to set WI to a high potential during 1-inversion write, M21 is inactive, and M2S is also inactive due to the column selection signal, data line DL and power supply Vcc are cut off, and no competition occurs between the write circuit and sense amplifier. do not have. As described above, in this embodiment, the write circuit cuts off the power to the sense amplifier on the grounded data line side, so data can be written without flowing a through current. FIG. 7 shows an embodiment of the present invention with a layout configuration designed to reduce the chip area. In the same figure, 1 is a write circuit, 2
is a readout circuit, and 3 is a sense amplifier. 8 is a precharge circuit, 4 is a memory cell array, 5 is a common write circuit, 6 is a common read circuit, 9°1o is 1, 2
, 3, and 8 are prepared as a plurality of input/output circuit groups. In this embodiment, input/output circuit group 9. on one side of memory cell array 4. Place 10 on one side. Every other data line pair of the memory cell array 4 is connected to nine data line pairs, and the remaining every other data line pair is connected to ten data line pairs. As a result, the write circuit 1, the read circuit 2, which conventionally had to be laid out at the data line pitch dv. Sense amplifier 3. The precharge circuit 8 can be laid out at twice the data line pitch of 2dy. In semiconductor memories that will continue to be miniaturized in the future, the data line pitch will become narrower, making it difficult to layout the circuits and increasing the amount of wasted area. As described above, in this embodiment, the actual data line pitch of the layout is doubled, making it easier to layout the circuit. Therefore, since wasted area is reduced, the chip area can be reduced.

【発明の効果】【Effect of the invention】

以上のように、本発明によると並列にテストするメモリ
セルの増加とは関係なく共通入力線の負荷を一定にでき
るので、並列テスト方式を用いて大容量メモリのテスト
時間の短縮化が図られる。 １、As described above, according to the present invention, the load on the common input line can be kept constant regardless of the increase in the number of memory cells to be tested in parallel, so the test time for large-capacity memories can be shortened by using the parallel test method. . 1,

【図面の簡単な説明】[Brief explanation of drawings]

第１図〜第６図は本発明の実施例の半導体記憶装置の回
路図およびその動作説明図、第７図は本発明をレイアウ
トした場合の効率的なレイアウト構成を示す平面図であ
る。 符号の説明 １・・・書込み回路、２・・・読出し回路、３・・・セ
ンスアンプ、４・・・メモリセルアレイ、５・・・共通
書込み回路、６・・・共通読出し回路、７・・・差動増
幅器、８・・・プリチャージ回路、９，１０・・・入出
力回路群、ＤＬ、ＤＬ・・・データ線、ＷＩ、ＷＩ・・
・共通入力線、ＲＯ，ＲＯ・・・共通出力線ＹＳ・・・
列選択信号線、ＳＮ、ＳＰ・・・センスアンプ駆動信号
線、ｄＶ・・・データ線ピッチ ＼、 第 圀 （α） 峙 閏 第 第 （２） 第　３ （ａ、ン ロ 時 ５ 第　４　口 （（ｌン （ｂ） ）５　　乙　　　し］ （α） （ｂン 晴 Ｊｌｌ 不1 to 6 are circuit diagrams and operation explanatory diagrams of a semiconductor memory device according to an embodiment of the present invention, and FIG. 7 is a plan view showing an efficient layout configuration when the present invention is laid out. Explanation of symbols 1...Write circuit, 2...Read circuit, 3...Sense amplifier, 4...Memory cell array, 5...Common write circuit, 6...Common read circuit, 7...・Differential amplifier, 8... Precharge circuit, 9, 10... Input/output circuit group, DL, DL... Data line, WI, WI...
・Common input line, RO, RO...Common output line YS...
Column selection signal line, SN, SP... sense amplifier drive signal line, dV... data line pitch ＼, No. 1 (α) No. 2 (2) No. 3 (a, 5 at the time of loading, No. 4 (a) (ln(b) )5 Otsu shi] (α) (bn hare Jll failure

Claims (1)

【特許請求の範囲】 １、メモリセルと、複数のメモリセルが接続されたデー
タ線対と、複数のデータ線対ごとに設けた読出し用の共
通出力線対と、複数のデータ線対ごとに設けた書込み用
の共通入力線対と、データ線対の信号を検知増幅するセ
ンスアンプと、複数のデータ線対から一つまたは複数の
データ線対を選択する選択信号線と、該選択信号線によ
り選択されたデータ線対の情報を読出し用の共通出力線
対に出力する読出し回路と、該選択信号線により選択さ
れたデータ線対に書込み用の共通入力線対の情報を書き
込む書込み回路とを、それぞれ有する半導体記憶装置に
おいて、前記書込み回路は書込み用の共通入力線対の信
号に応じて該共通入力線対のインピーダンスよりも低イ
ンピーダンスの電源線にデータ線対の少なくとも一方を
接続することを特徴とする半導体記憶装置。 ２、請求項第１項記載の半導体記憶装置において、該セ
ンスアンプは書込み回路の動作に同期して駆動能力を低
下するように制御されることを特徴とする半導体記憶装
置。 ３、請求項第１項記載の半導体記憶装置において、該書
込み回路はその中に直列接続されたＭＯＳトランジスタ
を少なくとも含み、一方のＭＯＳトランジスタのドレイ
ンにデータ線を、ゲートに書込み用の共通入力線を接続
し、他方の ＭＯＳトランジスタのソースに電源を、ゲートに選択信
号線を接続したことを特徴とする半導体記憶装置。 １、請求項第２項記載の半導体記憶装置において、該セ
ンスアンプは書込み回路の動作に同期して制御するスイ
ッチ回路を含むことを特徴とする半導体記憶装置。 請求項第１項記載の半導体記憶装置において、該共通入
力線対と該共通出力線対と該読出し回路と該書込み回路
と該センスアンプとをそれぞれ有する回路群を複数のメ
モリセルの両側に配置し、該回路群にデータ線対を両側
交互に接続したことを特徴とする半導体記憶装置。[Claims] 1. A memory cell, a data line pair to which a plurality of memory cells are connected, a common output line pair for reading provided for each of the plurality of data line pairs, and a plurality of data line pairs for each of the plurality of data line pairs. A common input line pair for writing provided, a sense amplifier that detects and amplifies the signal of the data line pair, a selection signal line that selects one or more data line pairs from the plurality of data line pairs, and the selection signal line. a read circuit that outputs information on the data line pair selected by the select signal line to the read common output line pair; and a write circuit that writes information on the write common input line pair to the data line pair selected by the selection signal line. In the semiconductor memory device, the write circuit connects at least one of the data line pair to a power supply line having an impedance lower than the impedance of the common input line pair according to a signal of the common input line pair for writing. A semiconductor memory device characterized by: 2. The semiconductor memory device according to claim 1, wherein the sense amplifier is controlled to reduce its driving capability in synchronization with the operation of the write circuit. 3. In the semiconductor memory device according to claim 1, the write circuit includes at least MOS transistors connected in series therein, and a data line is connected to the drain of one of the MOS transistors, and a common input line for writing is connected to the gate of the write circuit. 1. A semiconductor memory device characterized in that a power source is connected to the source of the other MOS transistor, and a selection signal line is connected to the gate of the other MOS transistor. 1. The semiconductor memory device according to claim 2, wherein the sense amplifier includes a switch circuit that controls in synchronization with the operation of the write circuit. In the semiconductor memory device according to claim 1, circuit groups each having the common input line pair, the common output line pair, the read circuit, the write circuit, and the sense amplifier are arranged on both sides of the plurality of memory cells. A semiconductor memory device characterized in that data line pairs are alternately connected to the circuit group on both sides.