JPH03190569A - Inverter - Google Patents
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Abstract
Description
【発明の詳細な説明】
く本発明の産業上の利用分野〉
本発明は商用の交流電源を任意の周波数の交流電源に変
換するインバータに関する。DETAILED DESCRIPTION OF THE INVENTION Industrial Application Field of the Present Invention The present invention relates to an inverter that converts a commercial AC power source into an AC power source of any frequency.
〈従来技術〉（第７図）
例えば誘導モータを任意の速度で回転駆動するＮ源とし
て商用電源の導通角を制御する方法があったが、この方
法では導通角の変化によって回転トルクが著しく変化す
るため、回転速度を大きく変化させることはできない。<Prior art> (Fig. 7) For example, there is a method of controlling the conduction angle of a commercial power source as an N source to drive an induction motor to rotate at a desired speed, but with this method, the rotational torque changes significantly due to changes in the conduction angle. Therefore, the rotation speed cannot be changed significantly.
このため、第７図に示すように商用電源１をインバータ
３で任意の周波数の交流電源に変換して誘導モータ等の
負荷回路２に供給することが行なわれている。For this reason, as shown in FIG. 7, a commercial power source 1 is converted into AC power of an arbitrary frequency by an inverter 3 and then supplied to a load circuit 2 such as an induction motor.
インバータ３は、商用電源１を直流に変換する整流回路
４と、この直流を設定周波数で変５ｌｉＪ（パルス幅や
パルス密度で変調）する変調回路５と、変調回路５に周
波数設定信号を出力する周波数設定器６とから構成され
ており、周波数設定器６の設定周波数に応じて負荷回路
２に対するＮ源周波数を任意（数Ｈ２〜数１００Ｈｚ
＞に変化させることができる。The inverter 3 includes a rectifier circuit 4 that converts the commercial power source 1 into DC, a modulation circuit 5 that modulates this DC at a set frequency (modulates with pulse width and pulse density), and outputs a frequency setting signal to the modulation circuit 5. It consists of a frequency setter 6, and the N source frequency for the load circuit 2 can be set arbitrarily (several H2 to several 100 Hz) according to the set frequency of the frequency setter 6.
> can be changed.
〈解決すべき課題〉
しかしながら、モータ等のような誘導性の負荷回路にＭ
′＃を供給する場合、安易に電源周波数を低くすると、
負荷回路に流れる電流が著しく増大してしまいコイル焼
は等による＊災事故が発生する恐れがある。<Problems to be solved> However, M
When supplying ′#, if you easily lower the power supply frequency,
The current flowing in the load circuit will increase significantly and there is a risk of accidents such as coil burning.
本発明はこの課題を解決したインバータを提供すること
を目的としている。An object of the present invention is to provide an inverter that solves this problem.
く５題を解決するための手段〉
前記課題を解決するために本発明のインバータは、
負荷回路に流れる交流電流の大きさを検知する電流検知
手段と、
この検知電流の大きさに応じて負荷回路に対する駆動電
流を規制する電流制限手段とを備えている。Means for Solving Five Problems> In order to solve the above problems, the inverter of the present invention includes a current detecting means for detecting the magnitude of the alternating current flowing in the load circuit, and a current detecting means for detecting the magnitude of the alternating current flowing in the load circuit; and current limiting means for regulating the drive current to the circuit.
く作用〉
したがって、誘導性の負荷回路を低い周波数で駆動した
場合に電流が増加しても電流検知手段によってこの電流
の大きさが検知され、電流制限手段により駆動電流の大
きさが規制される。Therefore, even if the current increases when an inductive load circuit is driven at a low frequency, the current detecting means detects the magnitude of this current, and the current limiting means regulates the magnitude of the driving current. .
く本発明の実施例〉（第１〜５図） 以下、図面に基づいて本発明の一実施例を説明する。Embodiments of the present invention> (Figures 1 to 5) Hereinafter, one embodiment of the present invention will be described based on the drawings.
第１図は、商用電源１を任意の周波数の２相（９０度位
相が異なる）の交８！電源に変換して誘導モータ７のコ
イル８．９に供給して回転子１０を任意の速度で回転駆
動するインバータ２０の構成を示す図である。Figure 1 shows a commercial power supply 1 connected to two phases (90 degrees different in phase) of arbitrary frequencies. 7 is a diagram showing the configuration of an inverter 20 that converts the power into power and supplies it to the coils 8 and 9 of the induction motor 7 to rotate the rotor 10 at an arbitrary speed. FIG.
第１図において２１は商用電源１（例えば５０Ｈ２，１
００ボルト）を整流して直流Ｎ＃に変換する整流回路、
２２は、第１、第２のクロック信号に基づいて発生タイ
ミングの異なる４相のパルス幅変調信号（以下、ＰＷＭ
信号と記す）φ】、φ２、φ３、φ４と、９０度位相の
異なる極性切換信号φａ、φｂとを出力するＰＷＭ信号
発生回路である。In Fig. 1, 21 is a commercial power supply 1 (for example, 50H2, 1
A rectifier circuit that rectifies (00 volts) and converts it to DC N#,
22 is a four-phase pulse width modulation signal (hereinafter referred to as PWM) having different generation timing based on the first and second clock signals.
This is a PWM signal generation circuit that outputs polarity switching signals φa and φb having a phase difference of 90 degrees.
このＰＷＭ信号発生回路２２は例えば第２図に示すよう
に構成されている。This PWM signal generation circuit 22 is configured as shown in FIG. 2, for example.
第２図において、２３は第１のクロック信号ＣＬＫ１を
計数するｎ＋１ビットのアドレスカウンタである。In FIG. 2, 23 is an n+1 bit address counter that counts the first clock signal CLK1.
２４は、ｎビットのアドレス空間を有する第１のメモリ
回路であり、各アドレス値Ａ （Ａ＝Ｏ〜２ｒＬ−１）
に対応してそれぞれ３−ｓｉｎ（Ａ−π／２１）で表わ
されるパルス幅データＷ０ 〜Ｗ２．。24 is a first memory circuit having an n-bit address space, and each address value A (A=O~2rL-1)
Pulse width data W0 to W2 . corresponding to 3-sin (A-π/21), respectively. .
が予め記憶されている（Ｂは係数）。is stored in advance (B is a coefficient).
２５は第１のメモリ回路２４から読み出されたパルス幅
データＷを初ＷＪ値として、アンド回路２６より入力さ
れる第２のクロック信号ＣＬＫ２を受ける毎に１”ずつ
減輝するダウンカウンタであり、計数値が′Ｏ″になる
と７リツプフロンブ２７にリセット信号を出力する（な
お、第１のクロック信号ＣＬＫ＋の周波数は第２のクロ
ック信号ＣＬＫ２の周波数より低い）。25 is a down counter that uses the pulse width data W read from the first memory circuit 24 as the initial WJ value and dims the brightness by 1" each time it receives the second clock signal CLK2 inputted from the AND circuit 26. When the count value reaches 'O', a reset signal is output to the 7-lip clock 27 (the frequency of the first clock signal CLK+ is lower than the frequency of the second clock signal CLK2).
フリップフロップ２７は第１のクロック信＠ＣＬＫＩの
立上がりで出力Ｑを’ Ｈ”レベルにセットし、アンド
回路２６のゲートを開いて第２のクロック信＠ＣＬＫ２
をダウンカウンタ２５へ入力する。The flip-flop 27 sets the output Q to 'H' level at the rise of the first clock signal @CLKI, opens the gate of the AND circuit 26, and outputs the second clock signal @CLK2.
is input to the down counter 25.
したがって、第１のクロック信号ＣＬＫｔが立上がると
、第１のメモリ回路２４に対するアドレス値が“°１″
だけ増加し、そのアドレス値へに対応したパルス幅デー
タＷがダウンカウンタ２５にセットされ、アンド回路２
６を介して第２のクロック信号ＣＬＫ２のダウンカウン
トが開始され、パルス幅データＷと等しい数のクロック
が入力されると、フリップフロップ２７がリセットされ
ることになる。Therefore, when the first clock signal CLKt rises, the address value for the first memory circuit 24 is "°1".
pulse width data W corresponding to the address value is set in the down counter 25, and the AND circuit 2
6, the second clock signal CLK2 starts counting down, and when the same number of clocks as the pulse width data W are input, the flip-flop 27 is reset.
このため、フリップフロップ２７の出力Ｑからは第１の
クロック信号ＣＬＫＩの立上がりに同期してパルス幅デ
ータＷに対応する幅をもつ一連のＰＷＭ信号が出力され
ることになる。Therefore, a series of PWM signals having a width corresponding to the pulse width data W are outputted from the output Q of the flip-flop 27 in synchronization with the rise of the first clock signal CLKI.
２８は、アドレスカウンタ２３のｎ＋１ビット目の出力
を極性切換信号φａとする切換回路であり、極性切換信
号φａのレベルが“し“のとき−連のＰＷＭ信号を端子
２８ａ側から出力し、極性切換信号φａのレベルが“Ｈ
”のときは端子２８ｂ側から出力する。なお、フリップ
７Ｏツブ２７の出力から切離された端子は“し”レベル
となる。28 is a switching circuit that outputs the n+1 bit of the address counter 23 as the polarity switching signal φa, and when the level of the polarity switching signal φa is “Yes”, it outputs a series of PWM signals from the terminal 28a side, and changes the polarity. The level of switching signal φa is “H”
”, the output is from the terminal 28b side. Note that the terminal disconnected from the output of the flip 7O knob 27 becomes the “HI” level.
２９は、第１のメモリ回路２４と同様にｎビットのアド
レス空間を有する第２のメモリ回路である。29 is a second memory circuit having an n-bit address space like the first memory circuit 24.
この第２のメモリ回路２９には、ＢｓＣＯ６（Ａ・π／
２ ）の絶対値で表わされるパルス幅データに０〜によ
、−１が各アドレス値に対応して予め記憶されている。This second memory circuit 29 includes BsCO6(A·π/
2) In the pulse width data represented by the absolute value, 0 to -1 are stored in advance in correspondence with each address value.
３０は第２のメモリ回路２９から読み出されたパルス幅
データＫを初期値として、アンド回路３１より入力され
る第２のクロック信号ＣＬＫ２を受ける毎に“１”ずつ
減算するダウンカウンタであり、計数値がパ０”になる
とフリップフロップ３２にリセット信号を出力する。30 is a down counter that uses the pulse width data K read out from the second memory circuit 29 as an initial value and subtracts "1" each time it receives the second clock signal CLK2 inputted from the AND circuit 31; When the count value reaches 0'', a reset signal is output to the flip-flop 32.
フリップフロップ３２は第１のクロック信号ＣＬＫｚの
立上りで出力Ｑを“ト１”レベルにセットし、アンド回
路３１のゲートを開いて第２のクロック信号をダウンカ
ウンタ３０へ出力する。The flip-flop 32 sets the output Q to the "T1" level at the rise of the first clock signal CLKz, opens the gate of the AND circuit 31, and outputs the second clock signal to the down counter 30.
したがって、フリップフロップ３２の出力Ｑからは、第
２のメモリ回路２９に記憶されたパルス幅データＫに対
応するパルス幅を持つ一連のＰＷＭ信号が出力されるこ
とになる。Therefore, the output Q of the flip-flop 32 outputs a series of PWM signals having a pulse width corresponding to the pulse width data K stored in the second memory circuit 29.
３３は、アドレスカウンタ２３のｎビット目の出力の立
上り時にｎ＋１ビット目の出力（φａ）のレベルをラッ
チするフリップフロップであり、その出力Ｑは、極性切
換信号φａに対して９０度位相が遅れた極性切換信号φ
ｂとして切換回路３４に出力されている。33 is a flip-flop that latches the level of the (n+1)th bit output (φa) at the rising edge of the nth bit output of the address counter 23, and its output Q is delayed in phase by 90 degrees with respect to the polarity switching signal φa. polarity switching signal φ
b is output to the switching circuit 34.
切換回路３４は、フリップフロップ３２からの極性切換
信号φｂのレベルがＬ″のときは端子３４ａ側から、ま
た極性切換信号φｂのレベルが１１８”のときは端子３
４ｂ側からＰＷＭ信号を出力する。The switching circuit 34 is connected from the terminal 34a side when the level of the polarity switching signal φb from the flip-flop 32 is L'', and from the terminal 34a side when the level of the polarity switching signal φb from the flip-flop 32 is 118''.
A PWM signal is output from the 4b side.
２つの切換回路２８．３４からのＰＷＭ信号（φ１、φ
２）、（φ３、φ４）と極性切換信号φａ、φｂは第１
図に示すように第１の駆動回路４０および第２の駆動回
路５０にそれぞれ出力されている。PWM signals (φ1, φ
2), (φ3, φ4) and polarity switching signals φa, φb are the first
As shown in the figure, the signals are output to a first drive circuit 40 and a second drive circuit 50, respectively.
第１、第２の駆動回路４０．５０はともに第３図に示す
ように構成されている。The first and second drive circuits 40 and 50 are both constructed as shown in FIG.
第３図において、４１〜４４（５１〜５４）はＰＷＭ信
号信号−１〜φ２び極性切換信号φａ１φｂのレベルに
応じてオンオフするスイッチ回路であり、スイッチ回路
４１（５１）にはＰＷＭ信号φ１ （φ３）が入力され
、スイッチ回路４２（５２）には切換信号φａ （φｂ
）が入力されている。In FIG. 3, 41 to 44 (51 to 54) are switch circuits that are turned on and off according to the levels of PWM signal signals -1 to φ2 and polarity switching signals φa1φb. φ3) is input, and the switching signal φa (φb
) is entered.
またスイッチ回路４３ （５３）にはＰＷＭ信号φ２
（φ４）が入力され、スイッチ回路４４（４４（５４＞
には切換信号φａ （φｂ）がインバータ４５によって
反転されて入力されている。In addition, the switch circuit 43 (53) has a PWM signal φ2.
(φ4) is input, and the switch circuit 44 (44 (54>
A switching signal φa (φb) is inverted by an inverter 45 and is input to the input signal φb.
スイッチ回路４１．４２ （５１，５２）は整流回路２
１からの直流電源に対して直列に接続されており、その
スイッチ回路同士の接続点には誘導モータ７のコイル８
（９）の一端側が接続されている。Switch circuit 41.42 (51, 52) is rectifier circuit 2
The coil 8 of the induction motor 7 is connected in series to the DC power supply from the induction motor 7 at the connection point between the switch circuits.
(9) One end side is connected.
同様に、直流電源に対して直列に接続されたスイッチ回
路４３．４４（５３，５４）同士の接続点にはコイル８
（９）の他端側が接続されている。Similarly, a coil 8 is connected to the connection point between the switch circuits 43, 44 (53, 54) connected in series to the DC power source.
(9) The other end side is connected.
６０は誘導モータ７の２つのコイル８．９に流れる電流
を検出する電流検知回路である（第１図参照）。60 is a current detection circuit that detects the current flowing through the two coils 8.9 of the induction motor 7 (see FIG. 1).
６１．６２は、１次コイル６１ａ、６２ａ側がコイル８
．９にそれぞれ直列に接続された検知トランスであり、
高透磁率のコアに巻線されている、６３．６４は検知ｌ
−ランス６１．６２の２次コイル６１ｂ、６２ｂ側に出
力される交流信号を整流する整流回路、６５は整流回路
６３．６４からの直流電圧を加算する加算器である。61.62, the primary coil 61a, 62a side is the coil 8
．． 9 are respectively connected in series, and
Wound on a high permeability core, 63.64 is a sensing l
- A rectifier circuit that rectifies the AC signal output to the secondary coils 61b and 62b of the lance 61.62. 65 is an adder that adds the DC voltage from the rectifier circuit 63.64.
６６はこの加算出力が所定値を越えたとき電流制限信号
を出力する判定回路である。66 is a determination circuit that outputs a current limit signal when this addition output exceeds a predetermined value.
この電流制限信号はスピード設定回路７ｏに出力されて
いる。This current limit signal is output to the speed setting circuit 7o.
スピード設定回路７０は、ＰＷＭ信号発生回路２２に対
する第１、第２のクロック信号の周波数を任意に変えら
れるように構成されている。The speed setting circuit 70 is configured to arbitrarily change the frequencies of the first and second clock signals to the PWM signal generation circuit 22.
７１はクロック発生器７２のクロック周波数をプリセッ
ト設定する設定器、７３はクロック発生器７２からの信
号をＮ分周し、この分周出力を第１のクロック信号ＣＬ
ＫＩとして出力する第１の分周器、７４はクロック発生
器７２からの信号をＭ分周（ＶＡＮ）する第２の分周器
である。71 is a setting device that presets the clock frequency of the clock generator 72; 73 is a setting device that divides the signal from the clock generator 72 by N, and outputs the divided output as the first clock signal CL;
The first frequency divider 74 outputting as KI is a second frequency divider that divides the signal from the clock generator 72 by M (VAN).
７５は判定回路６６からの電流制限信号によって切換わ
るスイッチであり、電流制限信号を受けているときは、
クロック発生器７２からの信号を第２のクロック信号Ｃ
ＬＫ２として出力し、電流制限信号を受けていないとき
は、第２の分周器７４からの分周出力を第２のりＯツク
信号ＣＬＫ２として出力する。75 is a switch that is switched by the current limit signal from the determination circuit 66; when receiving the current limit signal,
The signal from the clock generator 72 is converted into a second clock signal C.
When the current limit signal is not being received, the frequency divided output from the second frequency divider 74 is output as the second zero clock signal CLK2.
次に、このインバータ２０の動作について説明する。Next, the operation of this inverter 20 will be explained.
スピード設定回路７０の設定器７１に所定の周波数デー
タＥＣがプリセットされると、第４図の（ａ）に示す周
波数Ｆｃ／Ｎの第１のクロック信号ＣＬＫ１と周波数Ｆ
ｃ／Ｍの第２のクロック信号ＣＬＫ２がＰＷＭ信号発生
回路２２に出力される。When the predetermined frequency data EC is preset in the setter 71 of the speed setting circuit 70, the first clock signal CLK1 with the frequency Fc/N and the frequency F shown in FIG.
The c/M second clock signal CLK2 is output to the PWM signal generation circuit 22.
アドレスカウンタ２３のアドレス値Ａは第１のクロック
信号ＣＬＫＩが入力される毎に“１′ずつ増加して第１
のメモリ回路２４からパルス幅データＷ０ 〜Ｗ２ａ−
，を順番に出力させるため、アドレスカウンタ２３から
の極性切換信号φａ（第４図のくｂ））が゛し”レベル
の間（Ｔ１期間）は、同図の（Ｃ）に示すように一連の
ＰＷＭ信号φ１が出力され、極性切換信号φａが“１−
１″レベルの間（７２期間）は、同図（ｄ）に示す一連
のＰＷＭ信号φ２が出力される（Ｔ］＝Ｔ２ ＝２
・Ｎ／Ｆｃ）。The address value A of the address counter 23 increases by "1' every time the first clock signal CLKI is input, and
Pulse width data W0 to W2a- from the memory circuit 24 of
, in sequence, while the polarity switching signal φa (FIG. 4, b)) from the address counter 23 is at the "" level (T1 period), the polarity switching signal φa (FIG. 4, b)) is output in sequence as shown in FIG. 4(C). PWM signal φ1 is output, and polarity switching signal φa becomes “1-
During the 1″ level (72 periods), a series of PWM signals φ2 shown in FIG.
・N/Fc).
Ｔ１期間中、スイッチ回路４４は極性切換信号φａの反
転信号によりオン状態に保持されてりるため、誘導モー
タ７のコイル８には、第４図の（ｅ）に示すように正弦
状に増加する電流が流れる。During the T1 period, the switch circuit 44 is kept in the on state by the inverted signal of the polarity switching signal φa, so that the coil 8 of the induction motor 7 has a sinusoidally increasing voltage as shown in FIG. 4(e). A current flows.
Ｔ２期間中は、第１の駆動回路４０のスイッチ回路４３
に対してＰＷＭ信号ψ２が入力され、スイッチ回２ｆｉ
４２が極性切換信号φａによりオン状態に保持されるた
め、コイル８に流れる電流は正弦状態に減少する。During the T2 period, the switch circuit 43 of the first drive circuit 40
The PWM signal ψ2 is input to the switch circuit 2fi.
42 is held in the on state by the polarity switching signal φa, the current flowing through the coil 8 decreases to a sine state.
以下同様にＰＷＭ信号φ１、φ２および極性切換信号φ
ａによって所定周波数のコイル電流が流れる。なお、コ
イル８に流れる電流は周期がＴ１＋Ｔ２ （＝２”’
・Ｎ／［ｃ）の正弦波状となる。Similarly, PWM signals φ1, φ2 and polarity switching signal φ
A causes a coil current of a predetermined frequency to flow. Note that the period of the current flowing through the coil 8 is T1+T2 (=2'''
・It becomes a sine wave shape of N/[c).
一方、第２のメモリ回路２９からもアドレス値Ａに対応
したパルス幅データに、〜に、−１が順次出力されるが
、極性切換信号φトは第４図の（ｆ）に示すように極性
切換信号φａより９０度位相が遅れているため、Ｔｊの
後半からＴ２の前半までの期間工３および丁２の後半か
ら次の■】の前半までの期間Ｔ４には、第２のメモリ回
路２９のパルス幅データにの上位半分のデータに対応し
たパルス幅のＰ Ｗ Ｍ （、ｉ号の次に下位半分のデ
ータに対応したパルス幅のＰＷＭ信号が出力される。On the other hand, -1 is sequentially output from the second memory circuit 29 to the pulse width data corresponding to the address value A, but the polarity switching signal φt is changed as shown in FIG. 4(f). Since the phase is delayed by 90 degrees from the polarity switching signal φa, the second memory circuit A PWM signal having a pulse width corresponding to the upper half of the pulse width data of No. 29 is output next to the i number.
したがって、ＰＷＭ（，４号φ３は、第４図の（１に示
すようにＰＷＭ信号φｊと同一波形でその発生周期が１
／４周期分遅れた信号となる。同様にＰＷＭ信号φ４も
第４図の（ｈ）に示すようにＰＷＭ信号φ２に対して、
その発生周期が１／４周期分遅れた信号となる。Therefore, the PWM signal φ3 has the same waveform as the PWM signal φj and its generation period is 1, as shown in FIG.
The signal is delayed by /4 cycles. Similarly, the PWM signal φ4 is also different from the PWM signal φ2 as shown in FIG. 4 (h).
This becomes a signal whose generation period is delayed by 1/4 period.
このため、誘導モータ７のコイル９に流れる電流は第４
図の（ｉ）に示すようにコイル８に流れる電流に対して
同一周波数で９０度位相の遅れた正弦波状になる。Therefore, the current flowing through the coil 9 of the induction motor 7 is
As shown in (i) of the figure, the current flows in the form of a sine wave with the same frequency and 90 degrees phase delay relative to the current flowing through the coil 8.
このようにして９０度位相の異なる電流が２つのコイル
８．９に流れるため、誘導モータ７の回転子１０は周波
数Ｆｃ／（２・Ｎ）に同期した速度で回転する。In this way, since currents having phases different by 90 degrees flow through the two coils 8.9, the rotor 10 of the induction motor 7 rotates at a speed synchronized with the frequency Fc/(2·N).
なお、誘導モータ７の回転速度はクロック周波数Ｆｃに
比例するため、クロック周波数Ｆｃを外部から変えるこ
とにより任意の回転速度が得られる。Note that since the rotational speed of the induction motor 7 is proportional to the clock frequency Fc, any rotational speed can be obtained by changing the clock frequency Fc from the outside.
ここで、クロック周波数１”ｃが著しく低い周波数にプ
リセットされると、誘導モータ７のコイル８．９に流れ
る電流が急激に増加する。Here, when the clock frequency 1''c is preset to a significantly lower frequency, the current flowing through the coil 8.9 of the induction motor 7 increases rapidly.
この電流増大は、電流検知口ＬＩＩ［６０によって検知
され、電流が所定値以上になると電流制限信号がスピー
ド設定回路７０に出力され、第２のクロック信号ＣＬＫ
２の周波数は、Ｆｃ／ＭからＦＣに切換わる。This current increase is detected by the current detection port LII[60, and when the current exceeds a predetermined value, a current limit signal is output to the speed setting circuit 70, and the second clock signal CLK
The frequency of No. 2 is switched from Fc/M to FC.
このため、通常の電流時には第５図の（ａ）に示す第２
のクロック信号ＣＬＫ２のパルス幅データＷ６個分の幅
で同図の（ｂ）のように出力されていたＰＷＭ信号信号
−１〜φ４高い周波数に切換えられた第２のクロック信
号ＣＬＫ２ （同図（Ｃ））のＷ１個分の幅で同図（
ｄ）のように出力されることになる。Therefore, when the current is normal, the second
The second clock signal CLK2 (the second clock signal CLK2, which has been switched to a higher frequency of the PWM signal signals -1 to φ4, which was outputted as shown in (b) in the same figure, with a width equivalent to six pulse width data W of the clock signal CLK2 (in the same figure) C)) The same figure (
The output will be as shown in d).
したがって、ＰＷＭ信号信号−φ４の各パルス幅は通常
電流時の１／Ｍとなり、誘導モータ７のコイル８．９に
流れる電流も小さくなり、コイル焼は等の事故を未然に
防ぐことができる（駆動周波数は不変）。Therefore, each pulse width of the PWM signal -φ4 becomes 1/M of the normal current, the current flowing through the coils 8.9 of the induction motor 7 also becomes smaller, and accidents such as coil burning can be prevented. (driving frequency remains unchanged).
なお、電流制限状態の解除は電源のオンオフ、設定器７
１によるプリセット値の変更あるいは専用のリセット手
段によって行なえばよい。（図示せず）。Note that the current limit state can be canceled by turning the power on/off or by turning the setting device 7.
1 or by a dedicated reset means. (not shown).
く本発明の他の実施例〉
なお、前記実施例では、誘導モータ７を負荷回路とする
２相式のインバータについて説明したが、本発明はこの
実施例に限定されるものではなく、単相のインバータに
ついても同様に適用することができる。Other Embodiments of the Present Invention In the above embodiments, a two-phase inverter using the induction motor 7 as a load circuit has been described, but the present invention is not limited to this embodiment. The same can be applied to the inverter.
また、前記実施例では、電流検知回路６０からの電流制
限信号により、負荷回路に流れる電流を制限するように
していたが、電流を完全に遮断するようにしてもよく、
電流制限する場合も前記実施例のようにパルス幅を縮小
するだけでなく、電流制限用の抵抗器を挿入したり、プ
リセット設定を規制してしまうようにしてもよい。Further, in the above embodiment, the current flowing through the load circuit is limited by the current limit signal from the current detection circuit 60, but the current may be completely cut off.
When limiting the current, instead of just reducing the pulse width as in the above embodiments, a current limiting resistor may be inserted or the preset settings may be regulated.
また、前記実施例では正弦状に変化する幅のパルスによ
って負荷回路を交流駆動するインバータに本発明を適用
していたが、パルス振幅変調、パルス間隔変調によって
負荷回路を交流駆動するインバータにも同様に適用する
ことができる。Further, in the above embodiment, the present invention is applied to an inverter that drives a load circuit with AC using pulses whose width changes sinusoidally, but the present invention is also applied to an inverter that drives a load circuit with AC using pulse amplitude modulation or pulse interval modulation. It can be applied to
また、前記実施例では誘導モータ７に流れる電流が所定
値を越えたとき電流１１ｊｌＪ限を瞬時に行なうように
していたが、電流変化を積分した値で判定するようにし
てもよいし、第６図に示すように、加譚器６５の出力を
コンパレータ６７で所定値と比較し、コンパレータ６７
の立上り出力で起動するタイマ回路６８の出力によって
フリップフロップ６９をセットするように判定回路６６
′を構成しておけば、供給電流が所定値を連続して所定
時間越えたときにこのフリップフロップ６９の出力で電
流制限を行なうことができる。Further, in the embodiment described above, when the current flowing through the induction motor 7 exceeds a predetermined value, the current 11jlJ limit is instantaneously carried out, but the judgment may be made based on a value obtained by integrating the current change. As shown in the figure, the output of the adder 65 is compared with a predetermined value by the comparator 67.
The determination circuit 66 sets the flip-flop 69 by the output of the timer circuit 68 which is started at the rising edge of the output signal.
By configuring ', when the supplied current continuously exceeds a predetermined value for a predetermined period of time, current can be limited by the output of this flip-flop 69.
なお、この電流制限時にアラーム回路８０を作動させて
作業者に巽常を知らせることもでき、フリップフロップ
６９の出力で商用電源を遮断するようにしてもよい。Note that when the current is limited, the alarm circuit 80 may be activated to notify the worker of the disturbance, and the output of the flip-flop 69 may be used to cut off the commercial power supply.
〈本発明の効果〉
本発明のインバータは前記説明のように、負荷回路に流
れる電流を検知し、この電流が所定値より大きくなると
駆動電流を制限するように構成されているため、駆動周
波数が低くなっても誘導性の負荷回路に過大電流が流れ
ることを防叶でき、コイル焼は等による火＜Ａ事故を未
然に防ぐことができる。<Effects of the Present Invention> As described above, the inverter of the present invention is configured to detect the current flowing in the load circuit and limit the drive current when this current becomes larger than a predetermined value, so that the drive frequency is reduced. Even if the current is low, excessive current can be prevented from flowing in the inductive load circuit, and fire accidents caused by coil burning etc. can be prevented.
第１図は本発明の一実施例の構成を示すブロック図、第
２図および第３図は第１図の要部の構成を示す回路図で
ある。
第４図および第５図は、一実施例の動作を説明するため
の各部の信号波形図、第６図は本発明の他の実施例を説
明するための要部ブロック図、第７図は従来装置の構成
を示すブロック図である。
１・・・・・・商用電源、７・・・・・・誘導モータ、
２０・・・・・・インバータ、２１・・・・・・整流回
路、２２・・・・・・ＰＷＭ信号発生回路、４０・・・
・・・第１の駆動回路、５０・・・・・・第２の駆動回
路、６０・・・・・・電流検知回路、７９・・・・・・
スピード設定回路。FIG. 1 is a block diagram showing the structure of an embodiment of the present invention, and FIGS. 2 and 3 are circuit diagrams showing the structure of the main part of FIG. 4 and 5 are signal waveform diagrams of each part to explain the operation of one embodiment, FIG. 6 is a block diagram of main parts to explain another embodiment of the present invention, and FIG. 7 is a FIG. 2 is a block diagram showing the configuration of a conventional device. 1...Commercial power supply, 7...Induction motor,
20... Inverter, 21... Rectifier circuit, 22... PWM signal generation circuit, 40...
...First drive circuit, 50...Second drive circuit, 60...Current detection circuit, 79...
Speed setting circuit.
Claims (1)
該直流電源を任意の周波数の交流電源に変換して負荷回
路を交流駆動するインバータにおいて、 前記負荷回路に流れる交流電流の大きさを検知する電流
検知手段と、 該検知電流の大きさに応じて負荷回路に対する駆動電流
を規制する電流制限手段とを備えたことを特徴とするイ
ンバータ。[Claims] Rectifying an AC power source with a predetermined frequency and converting it into a DC power source,
An inverter that converts the DC power source into an AC power source of any frequency to AC drive a load circuit, comprising: a current detection means for detecting the magnitude of the AC current flowing through the load circuit; An inverter comprising current limiting means for regulating a drive current to a load circuit.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325565A JPH03190569A (en) | 1989-12-15 | 1989-12-15 | Inverter |
| KR1019910700581A KR920701796A (en) | 1989-12-15 | 1990-12-15 | Inverter control article conveying measuring device |
| KR2019940700001U KR940002271Y1 (en) | 1989-12-15 | 1990-12-15 | Inverter-controlled apparatus for carrying and measuring articles |
| AU69023/91A AU631039B2 (en) | 1989-12-15 | 1990-12-15 | Inverter-controlled apparatus for carrying and measuring articles |
| US08/002,119 US5359154A (en) | 1989-12-15 | 1990-12-15 | Conveyor apparatus having plural conveyors with equalized conveying speeds controlled by an inverter means |
| EP91900320A EP0458974B1 (en) | 1989-12-15 | 1990-12-15 | Inverter-controlled apparatus for carrying and measuring articles |
| PCT/JP1990/001640 WO1991009463A1 (en) | 1989-12-15 | 1990-12-15 | Inverter-controlled apparatus for carrying and measuring articles |
| DE69026711T DE69026711T2 (en) | 1989-12-15 | 1990-12-15 | INVERTER-CONTROLLED DEVICE FOR TRANSPORTING AND MEASURING OBJECTS |
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| Application Number | Priority Date | Filing Date | Title |
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| JP1325565A JPH03190569A (en) | 1989-12-15 | 1989-12-15 | Inverter |
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Family Applications (1)
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| JP1325565A Pending JPH03190569A (en) | 1989-12-15 | 1989-12-15 | Inverter |
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| JP (1) | JPH03190569A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197660A (en) * | 2005-01-11 | 2006-07-27 | Meidensha Corp | Starting method and starter of uninterruptible power supply |
-
1989
- 1989-12-15 JP JP1325565A patent/JPH03190569A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197660A (en) * | 2005-01-11 | 2006-07-27 | Meidensha Corp | Starting method and starter of uninterruptible power supply |
| JP4670351B2 (en) * | 2005-01-11 | 2011-04-13 | 株式会社明電舎 | Uninterruptible power supply controller. |
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