JPH0318777A - Fault diagnostic method for scanning circuit - Google Patents
Fault diagnostic method for scanning circuitInfo
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- JPH0318777A JPH0318777A JP1152330A JP15233089A JPH0318777A JP H0318777 A JPH0318777 A JP H0318777A JP 1152330 A JP1152330 A JP 1152330A JP 15233089 A JP15233089 A JP 15233089A JP H0318777 A JPH0318777 A JP H0318777A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路の故障診断方法に係り、特にスキャン
回路に好適な故障診断方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a fault diagnosing method for logic circuits, and particularly to a fault diagnosing method suitable for scan circuits.
スキャン回路は順序回路の１種である．順序回路の故障
診断では、各仮定故障についてテストパターン生戊と故
障シミュレーションが交互に繰返される．また、１つの
特定の仮定故障を検出するのに、一般に複数のシーケン
シャルなテストパターンが必要である．そのため、時間
オーバーにより故障診断処理が途中で打切られるとき、
その時点の故障診断処理結果を外部記憶装置に書き込ん
で退避し、故障診断処理をリスタートするときは、故障
診断処理結果を外部記憶装置から読み込んで復元し、故
障診断処理を続行するという方法が行われている．
〔発明が解決しようとする課題〕
上記の故障診断方法では、故障診断方法のりスタート機
能を実現するのに、故障診断処理結果の外部記憶装置へ
の退避と外部装置からの復元の２つの機能を用意しなけ
ればならないという問題があった。A scan circuit is a type of sequential circuit. In sequential circuit fault diagnosis, test pattern generation and fault simulation are alternately repeated for each hypothetical fault. Additionally, multiple sequential test patterns are generally required to detect one specific hypothetical fault. Therefore, when the fault diagnosis process is canceled midway due to time overflow,
When restarting fault diagnosis processing by writing and saving the fault diagnosis processing results at that point in time to an external storage device, there is a method of reading the fault diagnosis processing results from the external storage device, restoring them, and continuing fault diagnosis processing. It's being done. [Problems to be Solved by the Invention] In the above fault diagnosis method, in order to realize the start function of the fault diagnosis method, two functions are required: saving the fault diagnosis processing results to an external storage device and restoring them from an external device. There was a problem that had to be prepared.
本発明の目的は、これらの機能を用意しなくても、スキ
ャン回路の故障診断処理のりスタート機能が実現できる
方法を提供することにある．〔課題を解決するための手
段〕
上記目的を達或するために、スキャン回路の故障診断に
おいて、独立に故障シミュレーションが可能な単位でス
キャン回路全体のテストパターンを生成し，このテスト
パターン圧分毎に故障シミュレーションを実行し、時間
オーバーにより故障シミュレーションが途中で打切られ
たとき、その時点でテストパターンから故障シミュレー
ションをリスタートするようにしたものである（手段上
）。An object of the present invention is to provide a method that can realize a scan circuit failure diagnosis process restart function without providing these functions. [Means for solving the problem] In order to achieve the above object, in fault diagnosis of the scan circuit, a test pattern of the entire scan circuit is generated in units that can independently simulate the fault, and each test pattern pressure is When a failure simulation is executed during a test pattern and the failure simulation is aborted due to a time limit, the failure simulation is restarted from the test pattern at that point (as a means).
さらに、独立に故障シミュレーションが可能な単位でス
キャン回路全体のテストパターン生成を行うために、ス
キャン回路のアドレス空間を分割し、分割された各アド
レス空間を使用するテストパターンと全アドレス空間を
使用するテストパターンに分けてテストパターンを生成
するようにしたものである（手段２）。さらに、アドレ
ス空間の分割は２ｎ （ｎは整数）単位に行うようにし
たものである（手段３）。Furthermore, in order to generate test patterns for the entire scan circuit in units that can perform failure simulation independently, the address space of the scan circuit is divided, and the test pattern that uses each divided address space and the entire address space are used. This method generates test patterns by dividing them into test patterns (means 2). Furthermore, the address space is divided into units of 2n (n is an integer) (means 3).
上記手段１は故障シミュレーションのりスタート機能を
有するスキャン回路の故障診断を、上記手段２は独立に
故障シミュレーションが可能な単位でのスキャン回路全
体のテストパターン生成を、上記手段３はアドレス空間
の分割を各々可能にする。The above means 1 performs fault diagnosis of a scan circuit having a fault simulation start function, the above means 2 generates a test pattern for the entire scan circuit in units that can independently perform fault simulation, and the above means 3 performs division of address space. each possible.
本発明の実施例の説明に先立ち，スキャン回路について
説明する。スキャン回路は論理回路内の各ＦＦの値を読
み書きする回路であり、論理回路（Ｍ序回路）を複数の
サブ回路（組合せ回路）に分割し、各サブ回路毎に診断
データを生成し，それらを編集・統合して論理回路の診
断データを生成する分割診断方法に不可欠な回路である
。Before explaining the embodiments of the present invention, a scan circuit will be explained. The scan circuit is a circuit that reads and writes the values of each FF in the logic circuit. It divides the logic circuit (M-order circuit) into multiple sub-circuits (combinational circuits), generates diagnostic data for each sub-circuit, and This circuit is indispensable for the split diagnosis method, which edits and integrates the logic circuits to generate diagnostic data for logic circuits.
第３図はスキャン回路の１種であるランダムアクセスス
キャン回路を示す。ランダムアクセススキャン回路３０
はＬＳｉ３１内のＦＦ３２〜３５のいずれかを選択し、
当該ＦＦのスキャンイン操作（値の書き込み）またはス
キャンアウト操作（値の読み出し）を行う。このスキャ
ン回路３０により、Ｆ’ Ｆ ３ ２と３３を擬似入力
エッジとし、ＦＦ３４と３５を擬似出力エッジとするサ
ブ回路３６の診断データの生成が可能である。この診断
データ生戊において、ＦＦ３２と３３のスキャンイン操
作とＦＦ３４と３５のスキャンアウト操作が行なわれる
。FIG. 3 shows a random access scan circuit, which is one type of scan circuit. Random access scan circuit 30
selects one of FF32 to 35 in LSi31,
A scan-in operation (value writing) or scan-out operation (value reading) of the FF is performed. This scan circuit 30 makes it possible to generate diagnostic data for the subcircuit 36 in which F' F 3 2 and 33 are pseudo input edges and FF 34 and 35 are pseudo output edges. In this diagnostic data generation, a scan-in operation for the FFs 32 and 33 and a scan-out operation for the FFs 34 and 35 are performed.
第４図はランダムアクセススキャン回路構造の例を示す
．ランダムアクセススキャン回路３０はバイトデコーダ
４０，ビットデコーダ４↓，スキャンイン信号生成回路
４２，スキャンイン回路４３〜４６，スキャンアウト回
路４７からなる。Figure 4 shows an example of a random access scan circuit structure. The random access scan circuit 30 includes a byte decoder 40, a bit decoder 4↓, a scan-in signal generation circuit 42, scan-in circuits 43 to 46, and a scan-out circuit 47.
スキャン回路３０はバイトデコーダ４ｏとビットデコー
ダ４工によりアドレス信号をデコードし、当該アドレス
のＦＦのスキャンイン回路を選択し、リセット信号線４
８の値が１のときに当該ＦＦをリセットし（０を書き込
み），セット信号線４９の値が１のときに当該ＦＦをセ
ットし（王を書き込み）、信号線４８と４９の仏が共に
Ｏのときに当該ＦＦのイ直を読み出す。The scan circuit 30 decodes the address signal using a byte decoder 4o and a bit decoder 4, selects the scan-in circuit of the FF of the address, and connects the reset signal line 4.
When the value of set signal line 49 is 1, reset the relevant FF (write 0), and when the value of set signal line 49 is 1, set the relevant FF (write king), and both signal lines 48 and 49 are set. When the value is O, read the current value of the FF.
以下、本発明の一実施例を図面により詳細に説明する。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第ｌ図は本発明に基づくスキャン回路の故障診断処理を
示すフローチャートである。この図に基づいて処理手順
を順次説明する。FIG. 1 is a flowchart showing a fault diagnosis process for a scan circuit according to the present invention. The processing procedure will be sequentially explained based on this figure.
ステップ１０１ ：本ステップはスキャン回路名，処理
モードを入力する。ここで、処理モードはノーマルかり
スタートのいずれかであり、リスタートモードのときは
リスタートすべきテストパターン圧分番号も入力する。Step 101: In this step, the scan circuit name and processing mode are input. Here, the processing mode is either normal or start, and in the restart mode, the test pattern pressure fraction number to be restarted is also input.
ステップエ０２：本ステップはステップ１０１で人力し
たスキャン回路名のスキャン回路全体について，独立に
故障シミュレーションが可能な単位でテストパターンを
筆者が考案した方法（出願番号：昭６３ − ２５１７
６８）を使用して生成する。生成するテストパターンの
概要を第２図に従い説明する。Step E02: This step is a method in which the author devised a test pattern in units that can independently simulate failures for the entire scan circuit with the scan circuit name manually created in Step 101 (Application number: 1983-2517)
68). The outline of the test pattern to be generated will be explained with reference to FIG.
生成するテストパターン２ｌは２種類のテストパターン
により構成される。第ｌのテストパターンはアドレス空
間を６４バイト単位に分割した各各のアドレス空間を使
用するテストパターンである。すなわち，テストパター
ン２２はバイトアドレスＯ〜６３を、テストパターン２
３はバイトアドレス６４〜１２７を、テストパターン２
４はバイトアドレス６４ｎ〜６４ （ｎ＋１）−１を各
々使用するテストパターンである。第２のテストパター
ンは全バイトアドレスを使用するテストパターン２５で
あり、これはバイトデコーダの仮定故障を検出するため
に使用する。The test pattern 2l to be generated is composed of two types of test patterns. The first test pattern is a test pattern that uses each address space obtained by dividing the address space into 64-byte units. In other words, test pattern 22 uses byte addresses O to 63 as test pattern 2.
3 is byte address 64-127, test pattern 2
4 is a test pattern using byte addresses 64n to 64 (n+1)-1, respectively. The second test pattern is test pattern 25, which uses all byte addresses, and is used to detect hypothetical failures in the byte decoder.
ステップ１０３：本ステップはステップ１０１で入力し
た処理モードの判定を行う。ノーマルモードならばステ
ップ１０４へ、リスタートモードステップ１ｏ４：本ス
テップは処理すべきテストパターン圧分番号を表わす処
理Ｎαを１に初期設定する。Step 103: In this step, the processing mode input in step 101 is determined. If it is the normal mode, the process goes to step 104, and restart mode step 1o4: This step initializes a processing Nα representing the test pattern pressure division number to be processed to 1.
ステップ１０５：本ステップはステップ１０１で入力し
たテストパターン圧分番号を処理＆にセットする。Step 105: This step sets the test pattern pressure division number input in step 101 to process &.
ステップｌ０６二本ステップは処理恥が最大値を越えて
いるかを判定する。最大値を越えているならば、故障診
断処理は終了する。そうでなければ，ステップ１０７へ
分岐する．
ステップ１０７ ：本ステップは処理Ｎαが指すテスト
パターンについて故障シミュレーションを行う．
ステップ１０８：本ステップはステップ１０７の故障シ
ミュレーションで得られた診断データを診断データファ
イルに追加出力する．
ステップ１０９：本ステップは処理Ｎαにｌを加算する
．
ステップ１１０：本ステップは割込み処理であり，時間
オーバーの割込みが生じたときに制御が移される。本ス
テップは、時間オーバーのエラーメッセージ、時間オー
バーが生じたスキャン回路名、時間オーバーが生じたと
きの処理Ｎａの値を出力する。Step 106 The second step is to determine whether the processing shame exceeds the maximum value. If the maximum value is exceeded, the fault diagnosis process ends. Otherwise, the process branches to step 107. Step 107: In this step, failure simulation is performed for the test pattern pointed to by process Nα. Step 108: This step additionally outputs the diagnostic data obtained by the failure simulation in Step 107 to the diagnostic data file. Step 109: This step adds l to the processing Nα. Step 110: This step is an interrupt process, and control is transferred when a time-over interrupt occurs. This step outputs a time over error message, the name of the scan circuit where the time over occurred, and the value of the process Na when the time over occurred.
本実施例によれば、故障シミュレーションのりスタート
機能を有するスキャン回路の故障診断が可能である。According to this embodiment, it is possible to diagnose the failure of a scan circuit having a failure simulation start function.
本発明によれば、故障診断処理結果の外部記憶装置八の
退避と外部記憶装置からの復元の２つの機能を用意しな
くても、スキャン回路の故障診断処理のりスタート機能
が実現できるので，スキャン回路の故障診断方法を容易
に実現することが可能である。According to the present invention, the scan circuit failure diagnosis processing start function can be realized without providing the two functions of saving the failure diagnosis processing results to an external storage device and restoring them from the external storage device. It is possible to easily implement a circuit failure diagnosis method.
第ｌ図は本発明に基づくスキャン回路の故障診断処理を
示すフローチャート、第２図は生成するテストパターン
の概要の説明図、第３図はランダムアクセススキャン回
路の説明図、第４図はランダムアクセススキャン回路構
造の説明図である。
１０１〜１１０・・・スキャン回路の故障診断処理ステ
ツプ．
奉
ｌ
會
亭
３
θ
ラン７′乙ア７セスス千ヤ）区ぼ各
ＬＳ，５
ＦＦ
サフ回路
３０−７−−−−−−一一一Fig. 1 is a flowchart showing a fault diagnosis process for a scan circuit based on the present invention, Fig. 2 is an explanatory diagram of an outline of the test pattern to be generated, Fig. 3 is an explanatory diagram of a random access scan circuit, and Fig. 4 is a diagram of a random access scan circuit. FIG. 2 is an explanatory diagram of a scan circuit structure. 101 to 110...Scan circuit failure diagnosis processing steps. Service 3 θ Run 7' Otsu A 7 Sessu 1000) Ward each LS, 5 FF Saf circuit 30-7----111
Claims (1)
み書きするスキャン回路（順序回路）の故障診断におい
て、独立に故障シミュレーションが可能な単位でスキャ
ン回路全体のテストパターンを生成し、このテストパタ
ーン圧分毎に故障シミュレーションを実行し、時間オー
バーにより故障シミュレーションが途中で打切られたと
き、その時点のテストパターンから故障シミュレーショ
ンをリスタートすることを特徴とするスキャン回路の故
障診断方法。 ２、特許請求の範囲第１項において、独立に故障シミュ
レーションが可能な単位での上記テストパターン生成で
は、スキャン回路のアドレス空間を分割して、分割され
た各アドレス空間を使用するテストパターンを生成し、
さらに全アドレス空間を使用するテストパターンを生成
するスキャン回路の故障診断方法。 ３、特許請求の範囲第２項において、アドレス空間の分
割を２＾ｎ（ｎは整数）単位に行う、スキャン回路の故
障診断方法。[Claims] 1. In fault diagnosis of a scan circuit (sequential circuit) that reads and writes the values of each FF (flip-flop) in a logic circuit, a test pattern of the entire scan circuit is determined in units that allow independent fault simulation. A fault scan circuit is characterized in that the fault simulation is generated for each test pattern pressure component, and when the fault simulation is interrupted midway due to time over, the fault simulation is restarted from the test pattern at that point. Diagnostic method. 2. In claim 1, in the test pattern generation in units that can independently perform fault simulation, the address space of the scan circuit is divided and test patterns using each of the divided address spaces are generated. death,
Furthermore, a fault diagnosis method for a scan circuit generates a test pattern that uses the entire address space. 3. A fault diagnosis method for a scan circuit according to claim 2, in which the address space is divided in units of 2^n (n is an integer).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152330A JPH0318777A (en) | 1989-06-16 | 1989-06-16 | Fault diagnostic method for scanning circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152330A JPH0318777A (en) | 1989-06-16 | 1989-06-16 | Fault diagnostic method for scanning circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318777A true JPH0318777A (en) | 1991-01-28 |
Family
ID=15538175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152330A Pending JPH0318777A (en) | 1989-06-16 | 1989-06-16 | Fault diagnostic method for scanning circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318777A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278674A (en) * | 1991-03-06 | 1992-10-05 | Fujitsu Ltd | Automatic verification system for random access scan circuit of lsi |
| JPWO2016203505A1 (en) * | 2015-06-18 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | Semiconductor device and diagnostic test method |
| US10881906B2 (en) | 2017-08-03 | 2021-01-05 | Casio Computer Co., Ltd. | Track estimation device |
-
1989
- 1989-06-16 JP JP1152330A patent/JPH0318777A/en active Pending
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| US10281525B2 (en) | 2015-06-18 | 2019-05-07 | Renesas Electronics Corporation | Semiconductor device and diagnostic test method for both single-point and latent faults using first and second scan tests |
| US10881906B2 (en) | 2017-08-03 | 2021-01-05 | Casio Computer Co., Ltd. | Track estimation device |
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