JPH03187267A - Solid-state image sensor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、画素の高速走査を行うことができる固体撮
像装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a solid-state imaging device capable of high-speed scanning of pixels.
第２図及び第３図は従来のＭＯ３型固体撮像装置の基本
構成を示す回路構成図及び１画素の断面構造を示す断面
図である。FIGS. 2 and 3 are a circuit configuration diagram showing the basic configuration of a conventional MO3 type solid-state imaging device, and a cross-sectional view showing the cross-sectional structure of one pixel.
第２図において、４１は水平走査回路、４２は垂直走査
回路、４４は水平スイッチＭＯＳトランジスタ、４５は
読出し信号検出用の積分回路、ＶＳは映像信号出力線、
■ は映像出力、ＰＯＤはＵＴ
オーバーフロードレイン端子、ＰｏＧはオーバーフロー
ゲート端子、１１はオーバーフローゲート線、１１２は
ＡＩ水平選択線、ｆ１３はＡＩ垂直信号線、１４はオー
バーフロードレイン線である。また、４６は１画素分の
画像メモリ構成部を示し、フォトダイオードＰＤ並びに
オーバーフローゲート及びＭＯ８転送ゲートをそれぞれ
有するトランジスタＴＩ、Ｔ２より構成されている。In FIG. 2, 41 is a horizontal scanning circuit, 42 is a vertical scanning circuit, 44 is a horizontal switch MOS transistor, 45 is an integrating circuit for detecting a read signal, VS is a video signal output line,
2 is a video output, POD is a UT overflow drain terminal, PoG is an overflow gate terminal, 11 is an overflow gate line, 112 is an AI horizontal selection line, f13 is an AI vertical signal line, and 14 is an overflow drain line. Reference numeral 46 designates an image memory component for one pixel, which is composed of a photodiode PD and transistors TI and T2 each having an overflow gate and an MO8 transfer gate.
第３図に示すように各画素４６は、Ｐ型Ｓｔ基板５０上
層部に３つのＮ 拡散領域５１〜５３を形成している。As shown in FIG. 3, each pixel 46 has three N diffusion regions 51 to 53 formed in the upper layer of a P-type St substrate 50. As shown in FIG.
Ｎ 拡散領域５１．５２間のＰ型Ｓｔ基板５０上にＳ
ｉｏ ２膜５４を介してポリシリコンからなるオーバー
フローゲート５６が形成されている。また、Ｎ 拡散領
域５２．５３間のＰ型Ｓｉ基板５０上にポリシリコンか
らなる転送ゲート５７がＳ ｉ Ｏ２膜５５を介して形
成されている。そして、Ｎ 拡散領域５１．５２とオー
バーフローゲート５６によりトランジスタＴ１を、Ｎ＋
拡散領域５２．５３と転送ゲート５７により選択トラン
ジスタＴ２を、Ｎ 拡散領域５２とＰ型Ｓｔ基板５０と
のｐｎ接合によりフォトダイオードＰＤを形成している
。また、Ｎ＋拡散領域５１、オーバーフローゲート５６
．転送ゲート５７及びＮ 拡散領域５３はそれぞれオー
バーフロードレイン線１４、オーバーフローゲート線１
１、Ａ１水平選択線量２及びＡＩ垂直信号線１３に接続
されている。S on the P type St substrate 50 between the N diffusion regions 51 and 52.
An overflow gate 56 made of polysilicon is formed through the io 2 film 54. Further, a transfer gate 57 made of polysilicon is formed on the P-type Si substrate 50 between the N 2 diffusion regions 52 and 53 with an SiO2 film 55 interposed therebetween. Then, transistor T1 is connected to N+ by N diffusion regions 51 and 52 and overflow gate 56.
The diffusion regions 52 and 53 and the transfer gate 57 form a selection transistor T2, and the pn junction between the N diffusion region 52 and the P-type St substrate 50 forms a photodiode PD. Also, an N+ diffusion region 51, an overflow gate 56
．． Transfer gate 57 and N diffusion region 53 are connected to overflow drain line 14 and overflow gate line 1, respectively.
1, A1 horizontal selection dose 2 and AI vertical signal line 13.
また、転送ゲート５７を有する選択トランジスタＴ２は
、オフ状態となることでフォトダイオードＰＤで光電変
換された電荷がＡＩ垂直信号線受３に流出するのを防ぐ
働きをする。トランジスタＴ１のオーバーフローゲー）
５６．Ｎ 拡散領域５１はそれぞれオーバーフローゲ
ート端子ＰＯＧ’オーバーフロードレイン端子ＰｏＤに
接続されることにより、後述するようにフォトダイオー
ドＰＤのプリセット動作を行う。さらに撮像時に、強い
光がフォトダイオードＰＤに照射した場合にフォトダイ
オードＰＤよりあふれる電荷を掃きだしブルーミングを
抑制するオーバーフロードレインとしての役目も果たす
。Further, the selection transistor T2 having the transfer gate 57 functions to prevent the charge photoelectrically converted by the photodiode PD from flowing to the AI vertical signal line receiver 3 by being in an off state. Overflow game of transistor T1)
56. The N diffusion regions 51 are connected to an overflow gate terminal POG' and an overflow drain terminal PoD, respectively, thereby performing a presetting operation of the photodiode PD as described later. Furthermore, when the photodiode PD is irradiated with strong light during imaging, it also serves as an overflow drain that sweeps out the charge overflowing from the photodiode PD and suppresses blooming.
このような構成において、オーバーフローゲート端子Ｐ
。Ｇよりオーバーフローゲート線１１を介してトランジ
スタＴ１のオーバーフローゲート５６にリセットパルス
を与え、全画素４６のフォトダイオードＰＤを形成する
Ｎ 拡散領域５２の電位をプリセット電位に設定し、プ
リセット状態の電荷量を決定する。In such a configuration, the overflow gate terminal P
. A reset pulse is applied from G to the overflow gate 56 of the transistor T1 via the overflow gate line 11, the potential of the N diffusion region 52 forming the photodiode PD of all pixels 46 is set to a preset potential, and the amount of charge in the preset state is set. decide.
この状態で光を一定の積分期間Ｔｉの間フォトダイオー
ドＰＤに入射すると、光励起した光信号電荷がＮ＋拡散
領域５２中に蓄積され、Ｎ 拡散領域５２の電位が下降
する。この動作はＩＥＥＥ Ｊ、５ｏ１１ｄ−！１ｌｔ
ａｔｅ ＣＩｒｅｕｆｔｓ、Ｖｏｌ ５Ｃ−２，ｎｏ、
１２ ｐ、６５−７３５ｅｐｔ １９６７ニおけるＧ、
Ｐ、Ｗｅｃｋｌｅｒ氏の論文−０ｐｅｒａｔ ｆｏｎ
ｏｆ ｐ−ｎ ｊｕｎｃｔｆｏｎ ｐｈｏｔｏｄｅｔｅ
ｃｔｏｒｓ ｉｎ ａ ｐｈｏｔ。When light is incident on the photodiode PD in this state for a certain integration period Ti, the photo-excited optical signal charge is accumulated in the N+ diffusion region 52, and the potential of the N2 diffusion region 52 is lowered. This operation is based on IEEE J, 5o11d-! 1lt
ate CIreufts, Vol 5C-2, no.
12 p, 65-735 ept 1967, G.
P. Weckler's paper - 0perat von
of p-n junctphone photodete
directors in a photo.
ｎ ｔ’ｌｕＸ Ｉｎｔｅｇｒａｔｉｏｎ ｍｏｄｅ”
に開示された、通常のＭＯ８型固体撮像素子におけるＰ
Ｆ Ｉ （Ｐｈｏｔｏｎ−ＰＩｕｘ Ｉｎｔｅｇｒａ
ｔｉｏｎ）モードと等価である。n t'luX Integration mode”
P in a normal MO8 type solid-state image sensor disclosed in
F I (Photon-PIux Integra
mode).
このようにして、Ｎ 拡散領域５２中に蓄積された各画
素４６の電荷の読出しは、水平走査回路４１及び垂直走
査回路４２よりそれぞれ走査パルスを出力させ、ＡＮ垂
直信号線ＩＩ３を選択するとともにＡ！水平選択線１２
を介して各画素４６の選択トランジスタＴ２を選択的に
オン／オフさせることにより、各画素４６を走査し、最
終的に映像信号Ｖ として情報を読出すことで行って
いＵＴ
る。In this way, the charge of each pixel 46 accumulated in the N diffusion region 52 is read out by outputting a scanning pulse from the horizontal scanning circuit 41 and the vertical scanning circuit 42, selecting the AN vertical signal line II3, and selecting the A ! Horizontal selection line 12
By selectively turning on/off the selection transistor T2 of each pixel 46 via the UT, each pixel 46 is scanned and information is finally read out as a video signal V.
一方、最上層全てに光電変換機能をもたせ、その下層に
走査部を設け、開口率を１００％に上げることで光電変
換感度を向上させた固体撮像装置がある。第４図はその
一例を示す断面図である。On the other hand, there is a solid-state imaging device in which the entire top layer has a photoelectric conversion function, a scanning section is provided in the lower layer, and the aperture ratio is increased to 100%, thereby improving the photoelectric conversion sensitivity. FIG. 4 is a sectional view showing one example.
この図は１画素の固体撮像装置を示している。この固体
撮像装置は、テレビジョン学会技術報告（ｖｏｌ、５．
Ｎｏ、２９ ＥＤＢＯ８１９８１年）における馬路氏他
の論文「非晶質Ｓｉを用いた単板カラー固体撮像素子の
設計、試作、特性評価ｊに開示されている。This figure shows a one-pixel solid-state imaging device. This solid-state imaging device is described in the Technical Report of the Television Society (vol. 5.
No. 29 EDBO 8, 1981), Umaji et al., ``Design, Prototype Production, and Characteristic Evaluation of a Single-Plate Color Solid-State Image Sensor Using Amorphous Si''.
第４図に示すように、光電変換面として、上層部全面に
アモルファスＳｉ：Ｈ膜３１が形成されたイメージセン
サ部１ａと、その下層に形成されている走査回路部１ｂ
より構成されている。As shown in FIG. 4, there is an image sensor section 1a in which an amorphous Si:H film 31 is formed over the entire upper layer as a photoelectric conversion surface, and a scanning circuit section 1b formed in the lower layer.
It is composed of
イメージセンサ部１ａは最上層からガラス板３２、色フ
ィルタ３３．接着剤３４．透明電極３５゜アモルファス
Ｓｉ ：Ｈ膜３１が形成されている。The image sensor section 1a includes, from the top layer, a glass plate 32, a color filter 33, and so on. Adhesive 34. A transparent electrode 35° amorphous Si:H film 31 is formed.
一方、走査回路部１ｂは４層２１の上層部に形成された
Ｎ ソース、ドレイン拡散層２２．２３と、これらのＮ
ソース、ドレイン拡散層２２．２３間の４層２１上に
周囲を絶縁膜２４で覆われて形成されているポリシリコ
ンゲート２５とにより走査回路用のトランジスタＴ３（
第２図のＴ２に相当）を形式している０またポリシリコ
ンゲート２５は水平信号線（第２図の１２に相当）とし
ても機能している。On the other hand, the scanning circuit section 1b includes N source and drain diffusion layers 22 and 23 formed in the upper layer of the four layers 21, and these N
A scanning circuit transistor T3 (
The polysilicon gate 25 serving as a line (corresponding to T2 in FIG. 2) also functions as a horizontal signal line (corresponding to 12 in FIG. 2).
Ｎ＋ソース拡散層２２は第１のＡＩ層２６及び第２のＡ
ｇ層２７を介して、光電変換を行うアモルファスＳｉ：
Ｈ膜３１と電気的に接続される。The N+ source diffusion layer 22 is connected to the first AI layer 26 and the second AI layer 26.
Amorphous Si that performs photoelectric conversion via the g layer 27:
It is electrically connected to the H film 31.
一方、Ｎ ドレイン拡散層２３上にはＡＩ垂直信号線２
８（第２図の１３に相当）が形成されている。なお、２
９は層間絶縁膜、３０はｎ型Ｓｉ基板である。On the other hand, an AI vertical signal line 2 is placed on the N drain diffusion layer 23.
8 (corresponding to 13 in FIG. 2) is formed. In addition, 2
9 is an interlayer insulating film, and 30 is an n-type Si substrate.
このように上層部全面に充電変換機能をもたせることで
、開口率を１００％にし光電変換感度の向上を図ってい
る。By providing a charge conversion function to the entire upper layer in this manner, the aperture ratio is made 100% and the photoelectric conversion sensitivity is improved.
従来の固体撮像装置は以上のように構成されており、画
素の走査を行う選択トランジスタＴ２゜Ｔ３はＭＯ８Ｆ
ＥＴ構造であるため、微細化する際に、ホットエレクト
ロンの発生、バンチスルー現象の誘発等の短チヤネル効
果が生じるという問題点があった。The conventional solid-state imaging device is configured as described above, and the selection transistors T2 and T3 that scan pixels are MO8F.
Due to the ET structure, there is a problem that short channel effects such as generation of hot electrons and induction of bunch-through phenomenon occur during miniaturization.
また、選択トランジスタＴ２．Ｔ３のスイッチング動作
は、さ程高速でないため、画素の走査速度に限界があっ
た。このため、高速に動く物体等の空間周波数の高い被
写体の撮像には、画素数を増やすことができないため、
十分な解像度で撮像することはできないという問題点が
あった。In addition, the selection transistor T2. Since the switching operation of T3 is not very fast, there is a limit to the pixel scanning speed. For this reason, it is not possible to increase the number of pixels when capturing images of objects with high spatial frequencies such as fast-moving objects.
There was a problem in that it was not possible to capture images with sufficient resolution.
一方、スイッチング動作が高速で、短チヤネル効果が生
じないＭＯＳＦＥＴとして、”ＩＥＥＥＩｎｔｅｒｎａ
ｔｌｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｌｎｇ、旧ｇｅｓｔ 。On the other hand, as a MOSFET with high-speed switching operation and no short channel effect, "IEEE International
tonal Electron Devices M
eetlng, formerly gest.
ｒ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ４０２
−４０５”のＥ、ＴＡＫＥＤＡ氏他の論文「＾ｂａｎｄ
ｔｏ ｂａｎｄ ｔｕｎｎｅｌｉｎｇ ＭＯＳ ｄｅ
ｖｉｃｅ Ｊに記載されたバンド間トンネリングＭＯ８
ＦＥＴ（以下、ｒＢ２Ｔ−ＭＯ３ＦＥＴＪという。）が
ある。r Technical Papers, pp402
-405'' E, TAKEDA et al.'s paper ``^band
to band tunneling MOS de
Band-to-band tunneling MO8 described in vice J
There is a FET (hereinafter referred to as rB2T-MO3FETJ).
第５図はＢ２Ｔ−ＭＯＳＦＥＴの断面図である。FIG. 5 is a sectional view of the B2T-MOSFET.
同図に示すようにＰ−基板１０表面にＰ＋ドレイン領域
１１とＮ ソース領域１２とがそれぞれ形成されている
。このＰ ドレイン領域１１の中心部上からＮ＋ソース
領域１２の端部上にかけてトンネリングが可能な膜厚が
１０〜１５ｎｓの酸化膜１３が形式され、この酸化膜１
３上にゲート電極１４が形式されている。また、Ｐ＋ド
レイン領域１１、ゲート電極１４及びＮ ソース領域１
２はそれぞれドレイン端子１５．ゲート端子１６及びソ
ース端子１７に接続されている。As shown in the figure, a P+ drain region 11 and an N source region 12 are formed on the surface of a P- substrate 10, respectively. An oxide film 13 having a thickness of 10 to 15 ns that allows tunneling is formed from the center of the P drain region 11 to the end of the N+ source region 12.
A gate electrode 14 is formed on 3. Also, a P+ drain region 11, a gate electrode 14 and an N source region 1
2 are drain terminals 15. It is connected to the gate terminal 16 and the source terminal 17.
なお、第５図において、Ｌｏ■はゲート電極１４とＰ＋
ドレイン領域１１との重複した領域（以下、「ゲート、
ドレインオーバラップ領域」という。）の長さ（以下。In addition, in FIG. 5, Lo■ is between the gate electrode 14 and P+
A region overlapping with the drain region 11 (hereinafter referred to as "gate")
This is called the "drain overlap region." ) length (less than or equal to).
「ゲート、ドレインオーバラップ長」という。）であり
、ＬｓＰはＰ ドレイン領域１１とＮ＋ソース領域１２
との間の長さ（以下、「ドレイン、ソース間長」という
。）である。It is called "gate and drain overlap length." ), and LsP is P drain region 11 and N+ source region 12
(hereinafter referred to as "drain-source length").
このような構成において、ドレイン端子１５゜ソース端
子１７にソース側が高電圧になるようにそれぞれ電圧を
印加し、ゲート端子１６を介してゲート電極１４に正の
電圧を印加すると、Ｐ ドレイン領域１１とＮ＋ソース
領域１２との間のＰ−基板１０表面に深い空乏領域１０
ａが形成されるとともに、ゲート、ドレインオーバラッ
プ領域にあるＰ ドレイン領域１１表面領域１１ａにお
いて、第６図のバンド図に示すように、バンド間トンネ
リングが生じ、電子（ｅｒｅｃｔｉｏｎ）、正孔（ｈｏ
ｌｅ）対がそれぞれ伝導帯１価電子帯に発生する。In such a configuration, when voltages are applied to the drain terminal 15 and the source terminal 17 so that the source side has a high voltage, and a positive voltage is applied to the gate electrode 14 via the gate terminal 16, the P drain region 11 and A deep depletion region 10 is formed on the surface of the P− substrate 10 between the N+ source region 12
As shown in the band diagram of FIG. 6, interband tunneling occurs in the surface region 11a of the P drain region 11 in the gate and drain overlap region, and electrons and holes are formed.
le) pairs are generated in the conduction band and single valence band, respectively.
そして、電子が空間電荷伝導により、空乏領域１０ａを
介してＮ ソース領域１２に流入し、正孔がＰ ドレイ
ン領域１１に流入することにより、次の （１）式に示
す電流Ｉｔが流れる。Then, due to space charge conduction, electrons flow into the N source region 12 via the depletion region 10a, and holes flow into the P drain region 11, so that a current It shown in the following equation (1) flows.
■ −”Ｎｔ”ｏｆ’ｒ ・Ｅ ・（１）なお、
（１）式において、Ｎ、は正孔−電子対の数、ｑは電荷
素置、μ は空乏領域１０ｇのドｒｒ
レイン、ソース間長Ｌ８Ｐにより決定される実効的な移
動度、Ｅはゲート、ドレインオーバラップ領域における
酸化膜１３にかかる電界強度である。■ -”Nt”of'r ・E ・(1) Furthermore,
In equation (1), N is the number of hole-electron pairs, q is the charge element, μ is the effective mobility determined by the drain and source length L8P of the depletion region 10g, and E is the gate , is the electric field strength applied to the oxide film 13 in the drain overlap region.
上記したようにＢ２Ｔ−ＭＯＳＦＥＴは２つのキャリア
の移動により電流が流れるため、高速スイッチング動作
が可能となる。また、ドレイン。As described above, current flows through the B2T-MOSFET due to the movement of two carriers, so high-speed switching operation is possible. Also, drain.
ソースの導電形式が異なっており、ドレイン、ソース間
にＰＮ ポテンシャル障壁が生じるため、ドレイン、
ソース間長ＬｓＰを０．１μｍ以下にする等の微細化し
ても短チヤネル効果は生じない。しかしながら、上記Ｂ
２Ｔ−ＭＯ３ＦＥＴが固体撮像装置のスイッチングトラ
ンジスタとして用いられたことはなかった。The conductivity types of the sources are different, and a PN potential barrier is created between the drain and the source.
Even if the length between sources LsP is reduced to 0.1 μm or less, the short channel effect does not occur. However, the above B
2T-MO3FET has never been used as a switching transistor in a solid-state imaging device.
この発明は上記のような問題点を解決するためになされ
たもので、微細化しても短チヤネル効果が生じない選択
トランジスタから構成され、画素の高速走査が可能な、
光電変換に要する開口率を１００％にした固体撮像装置
を得ることを目的とする。This invention was made to solve the above-mentioned problems, and is composed of selection transistors that do not cause short channel effects even when miniaturized, and enables high-speed pixel scanning.
The object of the present invention is to obtain a solid-state imaging device in which the aperture ratio required for photoelectric conversion is 100%.
〔課題を解決するための手段〕
この発明にかかる固体撮像装置は、光電変換部を有する
第１の層と、前記第１の層下に形成されており、前記光
電変換部に電気的に接続され、前記光電変換部により充
電変換された電気信号のスイッチングを行なう選択トラ
ンジスタを有する第２の層とを備えており、前記選択ト
ランジスタは、前記第２の層中に形成された第１の導電
型の半導体層と、前記半導体層表面に選択的に形成され
た第１の導電型のドレイン領域と、前記半導体層表面に
選択的に形成された第２の導電型のソース領域と、前記
ドレイン領域上から前記ソース領域の端部上にかけて形
成された、トンネリングが可能な膜厚の絶縁膜と、前記
絶縁膜上に形成されたゲート電極とを備えて構成されて
いる。[Means for Solving the Problems] A solid-state imaging device according to the present invention includes a first layer having a photoelectric conversion section, and a layer formed under the first layer and electrically connected to the photoelectric conversion section. and a second layer having a selection transistor that performs switching of an electric signal charged and converted by the photoelectric conversion section, and the selection transistor is a first conductive layer formed in the second layer. a drain region of a first conductivity type selectively formed on a surface of the semiconductor layer, a source region of a second conductivity type selectively formed on a surface of the semiconductor layer, and a drain region of a second conductivity type selectively formed on a surface of the semiconductor layer; The source region includes an insulating film formed from above the region to an end of the source region and having a thickness that allows tunneling, and a gate electrode formed on the insulating film.
この発明においては、第１の層に形成された光電変換部
により光電変換された電気信号のスイッチングを行なう
、第２の層に形成された選択トランジスタは、ゲート電
極に所定の走査パルスを与え、ゲート直下のドレイン領
域の表面部にバンド間トンネリングが生じるかどうかに
よってオン／オフ動作する。In this invention, the selection transistor formed in the second layer that performs switching of the electrical signal photoelectrically converted by the photoelectric conversion section formed in the first layer applies a predetermined scanning pulse to the gate electrode, The on/off operation depends on whether band-to-band tunneling occurs at the surface of the drain region directly under the gate.
第１図はこの発明の一実施例である３次元固体撮像装置
の１画素の断面構造を示す断面図である。FIG. 1 is a cross-sectional view showing the cross-sectional structure of one pixel of a three-dimensional solid-state imaging device which is an embodiment of the present invention.
なお、この固体撮像装置の基本構成は第２図の従来例と
ほぼ同様である。但し光電変換手段としてフォトダイオ
ードＰＤを用いず、アモルファスＳｉ：Ｈ膜３１を用い
ている。The basic configuration of this solid-state imaging device is almost the same as the conventional example shown in FIG. However, the photodiode PD is not used as the photoelectric conversion means, but the amorphous Si:H film 31 is used.
同図に示すように、下層部ＬＤに第５図、第６図で示し
たＢ２Ｔ−ＭＯＳＦＥＴを選択トランジスタＴ２として
内蔵した走査回路部を形成し、上層部ＬＵに第４図で示
したアモルファスＳｉ ：Ｈ膜３１から成る光電変換部
を形成している。As shown in the figure, a scanning circuit section incorporating the B2T-MOSFET shown in FIGS. 5 and 6 as a selection transistor T2 is formed in the lower layer LD, and an amorphous Si transistor shown in FIG. 4 is formed in the upper layer LU. A photoelectric conversion section made of the :H film 31 is formed.
下層部ＬＤにおいて、下層部ＬＤの下層に形成されたＰ
型Ｓｉ層１の上層部にＮ 拡散領域２゜Ｎ ソース領域
３． Ｐ ドレイン領域４がそれぞれ形成されてい
る。Ｎ＋拡散領域２．Ｎ＋ソース領域３間のＰ型Ｓｉ層
１上にＳ ｉｏ ２膜４を介してポリシリコンからなる
オーバーフローゲート５が形成されている。In the lower layer part LD, P formed in the lower layer of the lower layer part LD
N diffusion region 2°N source region 3. P drain regions 4 are respectively formed. N+ diffusion region 2. An overflow gate 5 made of polysilicon is formed on the P-type Si layer 1 between the N+ source regions 3 with an S io 2 film 4 interposed therebetween.
また、Ｐ ドレイン領域４の中心部上からＮ＋ソース領
域３の端部上にかけてトンネリングが可能な膜厚が１０
〜１５ｎ■の酸化膜６が形成され、この酸化膜６上に転
送ゲート７が形成されている。Also, the film thickness that allows tunneling from the center of the P drain region 4 to the edge of the N+ source region 3 is 10
An oxide film 6 of ~15ncm is formed, and a transfer gate 7 is formed on this oxide film 6.
そして、Ｎ＋拡散領域２．Ｎ＋ソース領域３及びオーバ
ーフローゲート５により第２図のトランジスタＴ１を、
Ｎ ソース領域３． Ｐ ドレイン領域４及び転送
ゲート７により第２図の選択トランジスタＴ２を形成し
ている。すなわち、転送ゲート７を有する選択トランジ
スタＴ２はＢ２Ｔ−ＭＯＳＦＥＴとなり、その動作は、
転送ゲート７に所定の電圧を印加し、ドレイン、ゲート
オーバーラツプ領域にあるＰ ドレイン領域４の表面領
域４ａにバンド間トンネリングを生じさせることによっ
て行われる。なお、１ａは深い空乏領域である。そして
、Ｎ 拡散領域２及びＰ ドレイン領域４はそれぞれオ
ーバーフロードレイン線Ｊｌ’４及びＡ１垂直信号線１
３に接続される。また、オーバーフローゲート５及び転
送ゲート７はそれぞれオーバーフローゲート線１１及び
ＡＩ水平選択線１２を兼ねている。and N+ diffusion region 2. The N+ source region 3 and overflow gate 5 transform the transistor T1 in FIG.
N source area 3. The P drain region 4 and the transfer gate 7 form the selection transistor T2 shown in FIG. That is, the selection transistor T2 having the transfer gate 7 becomes a B2T-MOSFET, and its operation is as follows.
This is done by applying a predetermined voltage to the transfer gate 7 and causing band-to-band tunneling in the surface region 4a of the P drain region 4 located in the drain and gate overlap region. Note that 1a is a deep depletion region. The N diffusion region 2 and the P drain region 4 are connected to the overflow drain line Jl'4 and the A1 vertical signal line 1, respectively.
Connected to 3. Further, the overflow gate 5 and the transfer gate 7 also serve as an overflow gate line 11 and an AI horizontal selection line 12, respectively.
上記した上層部ＬＵと下層部ＬＤ間において、ＡＩ層２
７とＮ ソース領域３との間にＡＩ層６０がＳ Ｉ Ｏ
２膜８を突き抜けて形成され、アモルファスＳＬ：ＨＩ
Ｉ３１とＮ＋ソース領域３との電気的接続を図っている
。また上層部ＬＵと下層部ＬＤｒｊ１の他の領域はポリ
イミド等からなる層間絶縁膜６１により絶縁される。こ
の層間絶縁膜６１は下層部ＬＤの平坦化の役割も兼ねて
いる。Between the above-mentioned upper layer LU and lower layer LD, the AI layer 2
7 and the N source region 3, an AI layer 60 is provided between the S I O
Amorphous SL:HI
Electrical connection is made between I31 and the N+ source region 3. Further, other regions of the upper layer portion LU and the lower layer portion LDrj1 are insulated by an interlayer insulating film 61 made of polyimide or the like. This interlayer insulating film 61 also serves to planarize the lower layer LD.
また、転送ゲート７を有する選択トランジスタＴ２は、
オフ状態となることで上層部の光電変換部である、アモ
ルファスＳｉ：Ｈ膜３１で光電変換された電荷がＡＩ垂
直信号線１３に流出するのを防ぐ働きをする。トランジ
スタＴ１のオーバーフローゲート５６．Ｎ＋拡散領域２
はそれぞれ第２図のオーバーフローゲート端子ＰＯＧ’
オーバーフロードレイン端子ＰｏＤに接続されることに
より、後述するように上層部ＬＵのアモルファスＳｉ：
Ｈ膜３１のプリセット動作を行う。さらに撮像時に、強
い光が上層部ＬＵのアモルファスＳｉ：Ｈ膜３１に照射
した場合にＮ＋ソース領域３よりあふれる電荷を掃きだ
しブルーミングを抑制するオーバーフロードレインとし
ての役目も果たす。Further, the selection transistor T2 having the transfer gate 7 is
Being in the off state serves to prevent charges photoelectrically converted by the amorphous Si:H film 31, which is the photoelectric conversion section in the upper layer, from flowing out to the AI vertical signal line 13. Overflow gate 56 of transistor T1. N+ diffusion region 2
are the overflow gate terminals POG' in Fig. 2, respectively.
By being connected to the overflow drain terminal PoD, the amorphous Si of the upper layer LU is connected as described below:
A presetting operation of the H film 31 is performed. Furthermore, during imaging, when the amorphous Si:H film 31 of the upper layer LU is irradiated with strong light, it also serves as an overflow drain that sweeps out the charge overflowing from the N+ source region 3 and suppresses blooming.
このような構成において、オーバーフローゲート端子ｐ
ｏｃよりオーバーフローゲート線１３を介してオーバ
ーフローゲート５にリセットパルスを与え、全画素４６
の光電変換部（アモルファスＳｔ ：Ｈ膜３１）に接続
されたＮ＋ソース領域３の電位をプリセット電位に設定
し、プリセット状態の電荷量を決定する。In such a configuration, the overflow gate terminal p
A reset pulse is applied from oc to the overflow gate 5 via the overflow gate line 13, and all pixels 46
The potential of the N+ source region 3 connected to the photoelectric conversion section (amorphous St:H film 31) is set to a preset potential, and the amount of charge in the preset state is determined.
この状態で光を一定の積分期間Ｔｉの間上層部ＬＵのア
モルファスＳｉ ：Ｈ膜３１に入射すると、光励起した
光信号電荷がＮ ソース領域３中に蓄積され、Ｎ ソー
ス領域３の電位が下降する。この動作は従来例で述べた
ように、通常のＭＯ８型固体撮像素子におけるＰＦＩモ
ードと等価である。In this state, when light is incident on the amorphous Si:H film 31 of the upper layer LU for a certain integration period Ti, the photo-excited optical signal charges are accumulated in the N source region 3, and the potential of the N source region 3 decreases. . As described in the conventional example, this operation is equivalent to the PFI mode in a normal MO8 type solid-state image sensor.
このようにしてＮ＋ソース領域３中に蓄積された各画素
４６の電荷の読出しは、第２図の水平走査回路４１及び
垂直走査回路４２よりそれぞれ走査パルスを出力させ、
ＡＩ！垂直信号線１３を選択するとともに、Ａｉ）水平
選択線ｆ１２を介して各画素４６の選択トランジスタＴ
２を選択的にオン／オフさせることにより、各画素４６
を走査し情報を読出すことにより行っている。To read out the charge of each pixel 46 accumulated in the N+ source region 3 in this way, the horizontal scanning circuit 41 and the vertical scanning circuit 42 in FIG. 2 output scanning pulses, respectively.
AI! The vertical signal line 13 is selected, and the selection transistor T of each pixel 46 is selected via the horizontal selection line f12.
2 by selectively turning on/off each pixel 46.
This is done by scanning and reading out information.
上記したように、選択トランジスタＴ２のオン／オフは
バンド間トンネリングによる２つのキャリアの移動によ
り電流が流れるか否かにより行われるため、高速スイッ
チング動作が可能となる。As described above, the selection transistor T2 is turned on/off depending on whether or not a current flows due to the movement of two carriers by interband tunneling, thus enabling high-speed switching operation.
従って、この選択トランジスタＴ２のオン／オフにより
画素の走査を行う本実施例の固体撮像装置では画素の高
速走査が可能となり、高速に動く物体等の空間周波数の
高い被写体でも十分な解像度で撮像することができる。Therefore, in the solid-state imaging device of this embodiment, which scans pixels by turning on/off the selection transistor T2, it is possible to scan pixels at high speed, and even objects with a high spatial frequency such as fast-moving objects can be imaged with sufficient resolution. be able to.
また、ドレイン、ソースの導電形式が異なっているため
、ドレイン、ソース間にＰＮ ポテンシャル障壁が生
じるため、選択トランジスタＴ２のドレイン、ソース間
長を０．１μｍ以下にする等の微細化を行っても短チヤ
ネル効果は生じない。In addition, since the conductivity types of the drain and source are different, a PN potential barrier is generated between the drain and source, so even if miniaturization is performed, such as reducing the length between the drain and source of the selection transistor T2 to 0.1 μm or less, No short channel effects occur.
従って、微細化することにより画素数を増加させること
ができる。Therefore, the number of pixels can be increased by miniaturization.
さらに、全面に形成された上層部ＬＵのアモルファスＳ
ｉ：Ｈ膜３１により光電変換された電荷量に基づき、光
情報を得ているため、開口率１００％を維持した固体撮
像装置を得ることができる。Furthermore, the amorphous S of the upper layer LU formed on the entire surface
Since optical information is obtained based on the amount of charge photoelectrically converted by the i:H film 31, a solid-state imaging device that maintains an aperture ratio of 100% can be obtained.
なお、この実施例では、光電変換手段としてアモルファ
スＳｉ ：Ｈ膜を示したが、ニュービコン膜（Ｚｎ
Ｃｄ Ｔｅ）等の他の光電変換膜をＬ−ｘ Ｘ
用いてもよい。In this example, an amorphous Si:H film was used as the photoelectric conversion means, but a Newbicon film (Zn
Other photoelectric conversion films such as CdTe) may also be used.
以上説明したように、この発明によれば、上層部に形成
された光電変換部により光電変換された電気信号のスイ
ッチングを行なう、下層部に形成された選択トランジス
タをＢ２Ｔ−ＭＯＳＦＥＴで構成したので、該選択トラ
ンジスタは、そのゲート電極に所定の電圧を与え、ゲー
ト直下のドレイン領域の表面部にバンド間トンネリング
が生じるかどうかによってオン／オフ動作する。As explained above, according to the present invention, the selection transistor formed in the lower layer part, which performs switching of the electrical signal photoelectrically converted by the photoelectric conversion part formed in the upper layer part, is composed of a B2T-MOSFET. The selection transistor is turned on/off by applying a predetermined voltage to its gate electrode and depending on whether band-to-band tunneling occurs at the surface of the drain region directly under the gate.
そのため、選択トランジスタのスイッチング動作が高速
になり、この選択トランジスタを有する固体撮像装置は
画素の高速走査を行なうことができる。また、選択トラ
ンジスタのドレイン領域とソース領域の導電形式が異な
っているため、周領域間に生じるＰＮ陣壁により、この
選択トランジスタには短チヤネル効果は生じず、微細化
により画素数を増加させることが可能となる。Therefore, the switching operation of the selection transistor becomes faster, and a solid-state imaging device having this selection transistor can perform high-speed scanning of pixels. In addition, since the conductivity types of the drain region and source region of the selection transistor are different, a short channel effect does not occur in this selection transistor due to the PN wall that occurs between the peripheral regions, and it is difficult to increase the number of pixels due to miniaturization. becomes possible.
さらに、第１の層が光電変換機能以外の機能を有する必
要がないため、全面を光電変換部とすることにより、開
口率を１００％にすることができる。Furthermore, since the first layer does not need to have any function other than the photoelectric conversion function, the aperture ratio can be set to 100% by making the entire surface a photoelectric conversion section.
第１図はこの発明の一実施例である３次元内体撮像装置
の１画素の断面を示す断面図、第２図は従来の固体撮像
装置の基本構成を示した回路図、第３図は従来の固体撮
像装置の１画素の断面を示す断面図、第４図は従来の３
次元内体撮像装置の１画素の断面を示す断面図、第５図
はＢ２Ｔ−ＭＯＳＦＥＴを示す断面図、第６図は第５図
で示したＢ２Ｔ−ＭＯＳＦＥＴの動作を示したバンド図
である。
図において、１はＰ型りｔ層、３はＮ ソース領域、４
はＰ”ドレイン領域、６はＳ ｉＯ２膜、７は転送ゲー
ト、３１はアモルファスＳｔ：Ｈ膜、２７．６０はＡｌ
１層である。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a sectional view showing the cross section of one pixel of a three-dimensional internal body imaging device which is an embodiment of the present invention, FIG. 2 is a circuit diagram showing the basic configuration of a conventional solid-state imaging device, and FIG. A cross-sectional view showing the cross section of one pixel of a conventional solid-state imaging device, FIG.
FIG. 5 is a cross-sectional view showing a cross section of one pixel of the intradimensional body imaging device, FIG. 5 is a cross-sectional view showing a B2T-MOSFET, and FIG. 6 is a band diagram showing the operation of the B2T-MOSFET shown in FIG. In the figure, 1 is a P-type t-layer, 3 is an N source region, and 4 is a P-type t-layer.
is the P” drain region, 6 is the SiO2 film, 7 is the transfer gate, 31 is the amorphous St:H film, and 27.60 is the Al
It is one layer. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
気的に接続され、前記光電変換部により光電変換された
電気信号のスイッチングを行なう選択トランジスタを有
する第２の層とを備えた固体撮像装置において、 前記選択トランジスタは、 前記第２の層中に形成された第１の導電型の半導体層と
、 前記半導体層表面に選択的に形成された第１の導電型の
ドレイン領域と、 前記半導体層表面に選択的に形成された第２の導電型の
ソース領域と、 前記ドレイン領域上から前記ソース領域の端部上にかけ
て形成された、トンネリングが可能な膜厚の絶縁膜と、 前記絶縁膜上に形成されたゲート電極とを備えたことを
特徴とする固体撮像装置。(1) a first layer having a photoelectric conversion section; formed under the first layer, electrically connected to the photoelectric conversion section, and switching an electrical signal photoelectrically converted by the photoelectric conversion section; A solid-state imaging device comprising: a second layer having a selection transistor for performing a selection transistor; the selection transistor includes a semiconductor layer of a first conductivity type formed in the second layer; a drain region of a first conductivity type formed selectively on the surface of the semiconductor layer; a source region of a second conductivity type selectively formed on the surface of the semiconductor layer; and a source region of a second conductivity type formed from above the drain region to an end of the source region. What is claimed is: 1. A solid-state imaging device comprising: an insulating film having a thickness that allows tunneling; and a gate electrode formed on the insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326658A JPH03187267A (en) | 1989-12-15 | 1989-12-15 | Solid-state image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326658A JPH03187267A (en) | 1989-12-15 | 1989-12-15 | Solid-state image sensor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03187267A true JPH03187267A (en) | 1991-08-15 |
Family
ID=18190226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326658A Pending JPH03187267A (en) | 1989-12-15 | 1989-12-15 | Solid-state image sensor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03187267A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016855A (en) * | 2008-08-20 | 2009-01-22 | Semiconductor Energy Lab Co Ltd | Image sensor and active matrix type display device integrated with image sensor |
| US8564035B2 (en) | 1997-09-20 | 2013-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Image sensor and image sensor integrated type active matrix type display device |
-
1989
- 1989-12-15 JP JP1326658A patent/JPH03187267A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564035B2 (en) | 1997-09-20 | 2013-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Image sensor and image sensor integrated type active matrix type display device |
| JP2009016855A (en) * | 2008-08-20 | 2009-01-22 | Semiconductor Energy Lab Co Ltd | Image sensor and active matrix type display device integrated with image sensor |
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