JPH03184419A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第１１図〜第１６図〉 発明が解決しようとする課題 課題を解決するための手段 第１の発明 第２の発明 作用 第１の発明の作用 第２の発明の作用 実施例（第１図〜第１０図〉 第１実施例〜第７実施例 その他 発明の効果 ［概要］ インバータやＮＡＮＤ回路等のように、一のタイプのＭ
ＯＳトランジスタ、たとえば、ｎＭｏ　Ｓトランジスタ
と、他のタイプのＭＯＳトランジスタ、たとえば、９Ｍ
Ｏ３トランジスタとを階層的に接続してなる論理ゲート
を含んで構成される半導体集積回路装置に関し、 一のタイプのＭＯＳトランジスタ及び他のタイプのＭＯ
Ｓトランジスタに従来例と同様の製造バラツキが生じた
としても、回路のスレッショルド電圧の変動を小さく抑
えることができるようにした論理ゲートを含んで構成さ
れる半導体集積回路装置を提供し、不良チップの発生率
の低減化、即ち、歩留まりの向上を図ることを目的とし
、一方の電圧源と他方の電圧源との間に、一のタイプの
ＭＯＳトランジスタからなる駆動回路部と、他のタイプ
のＭＯＳトランジスタからなる第１の負荷回路部と、一
のタイプのＭＯＳトランジスタからなる第２の負荷回路
部とを順に階層的に接続してなる論理ゲートを含んで構
成する。

［産業上の利用分野コ 本発明はインバータやＮＡＮＤ回路等のように、一のタ
イプのトランジスタ、たとえば、ｎＭＯｓＭＯＳトラン
ジスタ、ｎＭＯＳという〉と、他のタイプのトランジス
タ、たとえば、９ＭＯ３トランジスタ（以下、９ＭＯ８
という）とを階層的に接続してなる論理ゲートを含んで
構成される半導体集積回路装置に関する。

かかる半導体集積回路装置においては、トランジスタの
特性を左右するウェハープロセスにおける製造バラツキ
によって、回路のスレッショルド電圧に大きな変動が生
じてしまい、不良チップが発生するケースがある。この
ため、製造バラツキに強い論理ゲートを含んで構成する
必要がある。

［従来の技術］ 従来、一のタイプのトランジスタと、他のタイプのトラ
ンジスタとを階層的に接続してなる論理ゲートとして、
たとえば、第１１図にその回路図を示すようなＣＭＯＳ
インバータが知られている。

図中、１１１は信号入力端子、１１２は電源線、１１３
は負荷用のトランジスタをなすエンハンスメント形の９
ＭＯ３，１１４は駆動用のトランジスタをなすエンハン
スメント形のｎＭＯＳ、１１５は信号出力端子であって
、電源線１１２には電源電圧ＶＣＣ１たとえば、５［Ｖ
］が供給される。

かかるＣＭＯＳインバータにおいては、回路のスレッシ
ョルド電圧Ｖ↑は次式により求めることができる。

但し、 ＶＤＤ＝電源電圧、 Ｖｔｏｐ　：　ｐＭＯＳ　１０３のスレッショルド電圧
、Ｖ７ＨＮ：　ｎＭＯＳ１０４のスレッショルド電圧、
βｐ　：　９ＭＯ３１０３のβ βＮ　：　ｎＭＯＳ１０４のβ であり、βは εｏｘ’　μＯＷ である、但し、 ε。Ｘ：ゲート酸化膜の誘電率 μ０：電子の移動度 ｔ　ｏｘ　：ゲート酸化膜の膜厚 Ｗ：チャネル幅 Ｌ：チャネル長 である、したがって、たとえば、 ■　Ｖｏｏ＝＋　５　　［Ｖ］ ■ＶｙＨｘ　＝　＋　０．８　［Ｖ　］■ＶＴＩＰ　＝
　　０．８　［Ｖ　］ ■βＮ　：βｐ＝６：２ に設定すると、回路のスレッショルド電圧ＶＴは ２．０４ ［Ｖ］ となる。

［発明が解決しようとする課題］ しかしながら、かかる第１１図従来例のＣＭＯＳインバ
ータにおいては、ウェハープロセスにおける製造バラツ
キによって、ＶＴＨＮ　、Ｖ７Ｈｐ　、βＮ、βＰの値
に変動が発生した場合、回路のスレッショルド電圧Ｖ丁
が大きく変動してしまうという問題点があった。

たとえば、ＶＴＨＮ　、ＶＴＨＰが共に±０．２［Ｖ］
、β９、β２が共に１／２〜２倍の範囲で変動する場合
を考えると、回路のスレッショルド電圧ＶＴが最大とな
るケースは、 ■ＶＴＩＩＮが＋０．２　［Ｖ］ ■ＶＴ、Ｐが＋０．２　［Ｖ］ ■βＮが１／２倍、βＰが２倍 の変動を生じた場合、即ち、 ■ＶＴＨＮ　＝　＋　１．０　［Ｖ　］■ＶＴＨＰ　＝
　　０．６　［Ｖ　］ ■βＮ　：βｐ　＝　３　：　４ となった場合であり、この場合、回路のスレッショルド
電圧Ｖ丁は、（１）式より ＝２．８２［Ｖ］ と、余りに高くなってしまう、また、回路のスレッショ
ルド電圧Ｖ丁が最小となるケースは、■ＶＴＩＮが−０
，２［Ｖ］ ■ＶＴＨＰが−０，２［Ｖ］ ■βＮが２倍、βＰが１／２倍 の変動を生じた場合、即ち、 ■ＶＴＨＮ　＝　＋　０．６　［Ｖ　］■Ｖ？ＨＰ　＝
　　１．０　［Ｖ　］ ■βＮ：βｐ＝１２：１ となった場合であり、この場合には、回路のスレッショ
ルド電圧Ｖ丁は −１，３６［Ｖコ と、余りに低くなってしまう。

このように、従来のＣＭＯＳインバータにおいては、Ｖ
ＴＨＮ、ＶＴＨＰが共に±０．２［Ｖ］、β９、β２が
共に１／２〜２倍の範囲で変動する場合、回路のスレッ
ショルド電圧Ｖ丁の変動範囲は１．３６〜２．８２　［
Ｖ　］と、余りに大きくなってしまう。

また、第１２図は、従来のＮＭＯＳインバータを示す回
路図であって、図中、１２１は信号入力端子、１２２は
電源線、１２３は負荷用のトランジスタをなすデプリー
ション形のｎＭＯ３，１２４は駆動用のトランジスタを
なすエンハンスメント形のｎＭＯ３，１２５は信号出力
端子である。がかるＮＭＯＳインバータにおいても、デ
プリーション形のｎＭＯ３１２３及びエンハンスメント
形のｎＭＯ３１２４の製造バラツキによる回路のスレッ
ショルド電圧■↑の変動が大きく、これが問題となって
いた。

以上のように、一のタイプのトランジスタと、他のタイ
プのトランジスタとを階層的に接続してなる論理ゲート
においては、一のタイプのトランジスタ及び他のタイプ
のトランジスタの製造バラツキによる回路のスレッショ
ルド電圧の変動が大きく、これが問題となっていた。か
がる論理ゲートの例としては、第１１図例及び第１２図
例のほかに、たとえば、第１３図に示すＰＭＯＳインバ
ータ、第１４図に示すＣＭＯ３により槽底されるＮＡＮ
Ｄ回路（以下、ＣＭＯ３−ＮＡＮＤ回路という）、第１
５図に示すＮＭＯ３により槽底されるＮＡＮＤ回路（以
下、ＮＭＯ３−ＮＡＮＤ回路という）、第１６図に示す
ＰＭＯ３により槽底されるＮＡＮＤ回路（以下、ＰＭＯ
８−ＮＡＮＤ回路という）等を挙げることができる。

なお、第１３図において、１３１は信号入力端子、１３
２は電源線、１３３は負荷用のトランジスタをなすデプ
リーション形の９ＭＯ８，１３４は駆動用のトランジス
タをなすエンハンスメント形のｐＭＯｓ、１３５は信号
出力端子であって、電源線１３２には、負の電源電圧−
Ｖｃｃ、たとえば、−５［Ｖ］が供給される。

また、第１４図において、１４１．１４２は信号入力端
子、１４３は電源線、１４４．１４５は負荷用のトラン
ジスタをなすエンハンスメント形のｐＭＯ３，１４６，
１４７は駆動用のトランジスタをなすエンハンスメント
形のｎＭＯＳ、１４８は信号出力端子である。

また、第１５図において、１５１．１５２は信号入力端
子、１５３は電源線、１５４は負荷用のトランジスタを
なすデプリーション形のｎＭＯＳ、１５５．１５６は駆
動用のトランジスタをなすエンハンスメント形のｎＭＯ
Ｓ、１５７は信号出力端子である。

また、第１６図において、１６１．１６２は信号入力端
子、１６３は電源線、１６４は負荷用のトランジスタを
なすデプリーション形のｐＭＯ５，１６５，１６６は駆
動用のトランジスタをなすエンハンスメント形のｐＭＯ
３，１６７は信号出力端子である。

本発明は、かかる点にかんがみ、一のタイプのＭＯＳト
ランジスタ及び他のタイプのＭＯＳトランジスタに従来
例と同様の製造バラツキが生じたとしても、回路のスレ
ッショルド電圧の変動を小さく抑えることができるよう
にした論理ゲートを含んで構成される半導体集積回路装
置を提供し、不良チップの発生率の低減化、即ち、歩留
まりの向上を図ることを目的とする。

［課題を解決するための手段］ 上記目的は、次の第１及び第２の発明によってそれぞれ
達成される。

策ユ！υ１狂 本発明中、第１の発明の半導体集積回路装置は、一方の
電圧源と他方の電圧源との間に、一のタイプのＭＯ５Ｉ
−ランジスタからなる駆動回路部と、他のタイプのＭＯ
Ｓトランジスタからなる第１の負荷回路部と、一のタイ
プのＭＯＳトランジスタからなる第２の負荷回路部とを
順に階層的に接続してなる論理ゲートを含んで構成され
る。

策ユ！す１狂 本発明中、第２の発明の半導体装置は、一方の電圧源と
他方の電圧源との間に、一のタイプのＭＯＳトランジス
タからなる駆動回路部と、他のタイプのＭＯＳ）−ラン
ジスタからなる第１の負荷回路部と、一のタイプのＭＯ
Ｓトランジスタ及び他のタイプのＭＯＳトランジスタの
並列回路からなる第２の負荷回路部とを順に階層的に接
続して構成される。

［作用］ 第１及び第２の発明の作用は以下の通りである。

箋１！と４堕力」り里 第１の発明における論理ゲートは、本来、一のタイプの
ＭＯＳトランジスタからなる駆動回路部と、他のタイプ
のＭＯＳ）−ランジスタからなる第１の負荷回路部とを
階層的に接続して構成される論理ゲートにおいて、第１
の負荷回路部上に、更に、駆動回路部を構成するＭＯＳ
トランジスタと同一タイプのＭＯＳトランジスタからな
る第２の負荷回路部を階層的に接続して構成されるもの
である。

かかる論理ゲートにおいては、他のタイプのＭＯＳトラ
ンジスタからなる第１の負荷回路部と第２の負荷回路部
とで駆動回路部に対する負荷を構成しているが、第２の
負荷回路部は、駆動回路部を構成するＭＯＳトランジス
タと同一タイプのＭＯＳトランジスタで構成されている
ので、一のタイプのＭＯＳトランジスタ及び他のタイプ
のＭＯＳトランジスタに製造バラツキが発生したとして
も、回路のスレッショルド電圧の変動を小さく抑えるこ
とができる。

星１！すＥ咀□」り生 第２の発明における論理ゲートは、本来、一のタイプの
ＭＯＳトランジスタからなる駆動回路部と、他のタイプ
のＭＯＳトランジスタからなる第１の負荷回路部とを階
層的に接続して構成される論理ゲートにおいて、第１の
負荷回路部上に、更に、一のタイプのＭＯＳトランジス
タ及び他のタイプのＭＯＳトランジスタの並列回路から
なる第２の負荷回路部を階層的に接続して構成されるも
のである。

換言すれば、この論理ゲートは、第１の発明における論
理ゲートにおいて、一のタイプのＭＯＳトランジスタか
らなる第２の負荷回路部に、更に、他のタイプのＭＯＳ
トランジスタを並列接続して新たな第２の負荷回路部を
形成して構成されるものである。

かかる論理ゲートによれば、第２の負荷回路部を構成す
る他のタイプのＭＯＳトランジスタの存在によって低電
圧動作が可能となり、また、この場合においても、第２
の負荷回路部を槽底する一のタイプのＭＯＳトランジス
タの存在によって、一のタイプのＭＯＳトランジスタ及
び他のタイプのＭＯＳトランジスタに製造バラツキが発
生したとしても、回路のスレッショルド電圧の変動を小
さく抑えることが可能となる。

［実施例］ 以下、第１図〜第１０図を参照して、本発明の各種実施
例について説明する。

１　　　　　　　１　　　　２ 第１実施例は本発明中、第１の発明をＣＭＯＳ型の半導
体集積回路装置に適用しようとするものであって、この
第１実施例においては、論理ゲートは、たとえば、第１
図及び第２図に示すように構成される。

ここに、第１図は、ＣＭＯＳインバータの例であって、
図中、１１は信号入力端子、１２は電源線、１３は負荷
用のトランジスタをなすエンハンスメント形のｎＭＯＳ
、１４は負荷用のトランジスタをなすエンハンスメント
形の９ＭＯ８，１５は駆動用のトランジスタをなすエン
ハンスメント形のｎＭＯＳ、１６は信号出力端子である
。なお、このＣＭＯＳインバータでは、ｎＭＯＳ１５が
駆動回路部、ｐＭＯ３１４が第１の負荷回路部、ｎＭＯ
Ｓ１３が第２の負荷回路部を構成している。

かかる第１実施例においては、ｐＭＯｓ１４のソース電
圧は、Ｖ　ＤＤ　　Ｖ　Ｔ）ＩＮとなるので、回路のス
レッショルド電圧Ｖ丁は となる。但し、βＸはｎＭＯＳ１３のβであり、βＮに
比例する。したがって、たとえば、■　ＶＤＤ＝＋　５
　　［ｖ］ ■Ｖ　ＴＩＮ　＝　＋　０．８　［Ｖ　］■Ｖｔｏｐ　
＝　　０．８　［Ｖ　］ ■βＮ　：βＰ　：βｘ　＝　６　：　２　：　３に設
定すると、回路のスレッショルド電圧ＶＴは＝２．０４
　［Ｖ　］ となり、従来例の場合と同様になる。

また、かかる第１図例のＣＭＯＳインバータによれば、
ウェハープロセスにおける製造バラツキによッテ、ＶＴ
ＨＮ　、　ＶＴＭＰ　、１３　ｓ　、　Ｂ　ｐ　ｆ）値
ニ’Ｒ動が生じたとしても、回路のスレッショルド電圧
ＶＴの変動を小さく抑えることができる６例えば、第１
１図従来例で説明したと同様に、ＶＴ□、Ｖよ。

が共に±０．２［Ｖ］、βＮ、βＰが共に１／２〜２倍
の範囲で変動する場合を考えると、回路のスレッショル
ド電圧Ｖ丁が最大となるケースは■Ｖ　ＴＩＮが＋０．
２　［Ｖ　］ ■Ｖ　ＴＩＰ　１１’　＋　０．２　［Ｖ　］■βＮが
１／２倍、βＰが２倍 の変動を生じた場合、即ち、 ■ＶＴＨＮ　＝　＋　１．０　［Ｖ　］■Ｖ　ｔＩ４ｐ
　＝　　０．６　［Ｖ　］■βＮ　：βＰ：βＸ　＝　
３　：　４　：　１．５である場合であり、この場合、
回路のスレッショルド電圧Ｖｔは、 ＝２．３８［Ｖ］ となる。

また、回路スレッショルド電圧Ｖす るケースは、 ■ＶＴＨＮが−０，２［Ｖ］ ■ＶＴＨＰ　が−０，２［Ｖコ ■βＮが２倍、βＰが１／２倍 の変動を生じた場合、即ち、 ■ＶＴＨＮ　＝　＋　０．６　［Ｖ　］■Ｖｔｏｐ−１
，０［Ｖ　］ ■βＮ　：βＰ：βウー１２　：　１　：　６の場合で
あり、この場合、 が最小とな ＝１．８１［Ｖ］ となる。

以上のように、第１図例のＣＭＯＳインバータによれば
、ｎＭＯ３１３が存在することにより、ｐＭＯ３１４及
びｎＭＯ３１５に第１１図従来例と同様の製造バラツキ
が生じたとしても、回路のスレッショルド電圧Ｖ丁の変
動を１．８１〜２．３８　［Ｖ　］の範囲に抑えること
ができる。なお、第１１図従来例の場合は、前述したよ
うに、１．３６〜２．８２　［Ｖ　］である。

また、第２図はＣＭＯ３−ＮＡＮＤ回路を示し、図中、
２１．２２は信号入力端子、２３は電源線、２４は負荷
用のトランジスタをなすエンハンスメント形のｎＭＯｓ
、２５．２６は負荷用のトランジスタをなすエンハンス
メント形の９ＭＯ３，２７，２８は駆動用のトランジス
タをなすエンハンスメント形のｎＭＯｓ、２９は信号出
力端子である。なお、このＣＭＯ３−ＮＡＮＤ回路では
、ｎＭＯ３２７及び２８が駆動回路部、９ＭＯ３２５及
び２６が第１の負荷回路部、ｎＭＯ３２４が第２の負荷
回路部を構成している。

かかる第２図例のＣＭＯ３−ＮＡＮＤ回路によれば、９
ＭＯ３２４の存在によって、９ＭＯ３２５，２６、ｎＭ
Ｏ３２４，２７，２８に製造バラツキが生じたとしても
、回路のスレッショルド電圧ＶＴの変動を小さく抑える
ことができる。

したがって、ＣＭＯ３型の半導体集積回路装置を構成す
る場合、この第１実施例の半導体集積回路装置、即ち、
第１図例のＣＭＯＳインバータや第２図例のＣＭＯ３−
ＮＡＮＤ回路等の論理ゲートを含んで成るＣＭＯ３型の
半導体集積回路装置を適用すれば、不良チップの発生率
の低減化、即ち、歩留まりの向上を図ることができる。

第２　　　（第３゛ 第３図は、本発明の第２実施例であるＣＭＯ３型の半導
体集積回路装置の要部を示しており、この第２実施例に
おいては、第１図例のＣＭＯＳインバータが入力回路の
みに使用され、その他については、従来同様に槽底され
ている。なお、図中、３１は半導体集積回路装置本体、
３２は外部ビン、３３は内部回路である。

この第２実施例によれば、製造バラツキが発生したとし
ても、最低限、半導体集積回路装置の入力段に求められ
るスレッショルド電圧の変動を小さく抑えることができ
る。

３　　　　　　　４　　　　５ 第３実施例は本発明中、第１の発明をＮＭＯ３型の半導
体集積回路装置に適用しようとするものであって、この
第３実施例においては、論理ゲートは、たとえば、第４
図及び第５図に示すように槽底される。

ここに、第４図は、ＮＭＯＳインバータの例であって、
図中、４１は信号入力端子、４２は電源線、４３は負荷
用のトランジスタをなすエンハンスメント形のｎＭＯｓ
、４４は負荷用のトランジスタをなすデプリーション形
のｎＭＯｓ、４５は駆動用のトランジスタをなすエンハ
ンスメント形のｎＭＯｓ、４６は信号出力端子である。

なお、このＮＭＯＳインバータでは、ｎＭＯＳ４３が駆
動回路部、ｎＭＯ３４４が第１の負荷回路部、ｎＭＯＳ
４３が第２の負荷回路部を構成している。

かかる第４図例のＮＭＯＳインバータによれば、ｎＭＯ
Ｓ４３の存在によって、エンハンスメント形のｎＭＯＳ
４３．４５及びデプリーション形のｎＭＯ３４４に製造
バラツキが生じたとしても、回路のスレッショルド電圧
ｖ丁の変動を小さく抑えることができる。

また、第５図はＮＭＯ３−ＮＡＮＤ回路の例であって、
図中、５１．５２は信号入力端子、５３は電源線、５４
は負荷用のトランジスタをなすエンハンスメント形のｎ
ＭＯ３，５５は負荷用のトランジスタをなすデプリーシ
ョン形のｎＭＯ３，５６，５７は駆動用のトランジスタ
をなすエンハンスメント形のｎＭＯ３，５８は信号出力
端子である。なお、このＮＭＯ３−ＮＡＮＤ回路では、
ｎＭＯＳ４３及び５７が駆動回路部、ｎＭＯＳ４３が第
１の負荷回路部、ｎＭＯＳ４３ト形の負荷回路部を構成
している。

かかる第５図例のＮＭＯ３−ＮＡＮＤ回路によれば、ｎ
ＭＯ３５４の存在によって、エンハンスメント形のｎＭ
Ｏ３５４，５６，５７及びデプリーション形のｎＭＯＳ
４３に製造バラツキが生じたとしても、回路のスレッシ
ョルド電圧ＶＴの変動を小さく抑えることができる。

したがって、ＮＭＯ３型の半導体集積回路装置を構成す
る場合、この第３実施例の半導体集積回路装置、即ち、
第４図例のＮＭＯＳインバータや第５図例のＮＭＯ３−
ＮＡＮＤ回路等の論理ゲートを含んで戒るＮＭＯ３型の
半導体集積回路装置を適用すれば、不良チップの発生率
の低減化、即ち、歩留まりの向上を図ることができる。

４　　　　　　６　　　７　　） 第４実施例は本発明中、第１の発明をＰＭＯ３型の半導
体集積回路装置に適用しようとするものであって、この
第４実施例においては、論理ゲートは、たとえば、第６
図及び第７図に示すように構成される。

ここに、第６図は、ＰＭＯＳインバータの例であって、
図中、６１は信号入力端子、６２は電源線、６３は負荷
用のトランジスタをなすエンハンスメント形のｐＭＯ８
，６４は負荷用のトランジスタをなすデプリーション形
の９ＭＯ３，６５は駆動用のトランジスタをなすエンハ
ンスメント形の９ＭＯ３，６６は信号出力端子である。

なお、このＰＭＯＳインバータでは、ｐＭＯ３６５が駆
動回路部、ｐＭＯ３６４が第１の負荷回路部、９ＭＯ３
６３が第２の負荷回路部を構成している。

かかる第６図例のＰＭＯＳインバータによれば、９ＭＯ
３６３の存在によって、エンハンスメント形の９ＭＯ３
６３，６５及びデプリーション形のｐＭＯ３６４に製造
バラツキが生じたとしても、回路のスレッショルド電圧
Ｖｔの変動を小さく抑えることができる。

また、第７図はＰＭＯ３−ＮＡＮＤ回路の例であって、
図中、７１．７２は信号入力端子、７３は電源線、７４
は負荷用のトランジスタをなすエンハンスメント形の９
ＭＯ３，７５は負荷用のトランジスタをなすデプリーシ
ョン形の９ＭＯ３，７６，７７は駆動用のトランジスタ
をなすエンハンスメント形の９ＭＯ３，７８は信号出力
端子である。なお、このＰＭＯ３−ＮＡＮＤ回路では、
９ＭＯｓ７６及び７７が駆動回路部、ＰＭＯＳ７５が第
１の負荷回路部、９ＭＯ３７４が第２の負荷回路部を構
成している。

かかる第７図例のＰＭＯ３−ＮＡＮＤ回路によれば、９
ＭＯ３７４の存在によって、エンハンスメント形の９Ｍ
Ｏ３７４，７６，７７及びデプリーション形のｐＭＯ３
７５に製造バラツキが生じたとしても、回路のスレッシ
ョルド電圧Ｖ丁の変動を小さく抑えることができる。

したがって、ＰＭＯ３型の半導体集積回路装置を構成す
る場合、この第４実施例の半導体集積回路装置、即ち、
第６図例のＰＭＯＳインバータや第７図例のＰＭＯ５−
ＮＡＮＤ回路等の論理ゲートを含んで成るＰＭＯＳ型の
半導体集積回路装置を適用すれば、不良チップの発生率
の低減化、即ち、歩留まりの向上を図ることができる。

第５　　　　第８ 第５実施例は本発明中、第２の発明を低電圧動作を行う
０ＭＯ９型の半導体集積回路装置に適用しようとするも
のであって、この第５実施例においては、論理ゲートは
、たとえば、第８図に示すように構成される。

ここに、第８図は、ＣＭＯＳインバータの例であって、
図中、８１は信号入力端子、８２は電源線、８３は負荷
用のトランジスタをなすエンハンスメント形のｎＭＯ３
，８４及び８５は負荷用のトランジスタをなすエンハン
スメント形の９ＭＯ８，８６は駆動用のトランジスタを
なすエンハンスメント形のｎＭＯ３，８７は信号出力端
子である。なお、このＣＭＯＳインバータでは、ｎＭ。

Ｓ８６が駆動回路部、９ＭＯ３８５が第１の負荷回路部
、ｎＭＯ３８３及びｐＭＯ３８４が第２の負荷回路部を
構成している。

かかるＣＭＯＳインバータによれば、９ＭＯｓ８４が存
在することによって、９ＭＯ３８５のソース電圧をＶｃ
ｃとすることができるので、低電圧動作、たとえば、Ｖ
ｃｃ＝１．５　　［Ｖ］とすることができる。

また、この場合においても、ｎ　Ｍ　Ｏ３８３の存在に
よって、９ＭＯｓ８４．８５、ｎＭＯｓ８３．８６に製
造バラツキが生じたとしても、回路のスレッショルド電
圧Ｖｔの変動を小さく抑えることができる。

したがって、低電圧動作を行うＣＭＯ３型の半導体集積
回路装置を構成する場合、この第４実施例の半導体集積
回路装置、即ち、第８図例のＣＭＯＳインバータ等の論
理ゲートを含んで戒るＣＭＯ８型の半導体集積回路装置
を適用すれば、不良チップの発生率の低減化、即ち、歩
留まりの向上を図ることができる。

なお、第８図例のＣＭＯＳインバータを入力回路にのみ
使用することができる。この場合、製造バラツキが発生
したとしても、最低限、半導体集積回路装置の入力段に
求められるスレッショルド電圧の変動を小さく抑えるこ
とができる。

６　　　　　　　９゛ 第６実施例は本発明中、第２の発明を低電圧動作を行う
ＮＭＯＳ型の半導体集積回路装置に適用しようとするも
のであって、この第６実施例においては、論理ゲートは
、たとえば、第９図に示すように構成される。

ここに、第９図は、ＮＭＯＳインバータの例であって、
図中、９１は信号入力端子、９２は電源線、９３は負荷
用のトランジスタをなすエンハンスメント形のｎＭＯ３
，９４，９５は負荷用のトランジスタをなすデプリーシ
ョン形のｎＭＯ３，９６は駆動用のトランジスタをなす
エンハンスメント形のｎＭＯ３，９７は信号出力端子で
ある。

なお、このＮＭＯＳインバータでは、ｎＭＯ３９６が駆
動回路部、ｎ　Ｍ　ＯＳ　９５が第１の負荷回路部、ｎ
ＭＯ３９３及び９４が第２の負荷回路部を構成している
。

かかるＮＭＯＳインバータによれば、ｎＭＯ３９４が存
在することによって、ｎＭＯ８９５のドレイン電圧をＶ
ＣＣとすることができるので、低電圧動作、たとえば、
Ｖｃｃ＝１．５　　［ｖｌとすることができる。

また、この場合においても、ｎＭＯ３９３の存在によっ
て、エンハンスメント形のｎＭＯ８９３，９６及びデプ
リーション形のｎＭＯ８９４，９５に製造バラツキが生
じたとしても、回路のスレッショルド電圧ｖ丁の変動を
小さく抑えることができる。

したがって、低電圧動作を行うＮＭＯＳ型の半導体集積
回路装置を構成する場合、この第６実施例の半導体集積
回路装置、即ち、第９図例のＮＭＯＳインバータ等の論
理ゲートを含んで戒るＮＭＯＳ型の半導体集積回路装置
を適用すれば、不良チップの発生率の低減化、即ち、歩
留まりの向上を図ることができる。

７　　　　　　　１０ 第７実施例は本発明中、第２の発明を低電圧動作を行う
ＰＭＯ８型の半導体集積回路装置に適用しようとするも
のであって、この第７実施例においては、論理ゲートは
、たとえば、第１０図に示すように構成される。

ここに、第１Ｏ図は、ＰＭＯＳインバータの例であって
、図中、１０１は信号入力端子、１０２は電源線、１０
３は負荷用のトランジスタをなすエンハンスメント形の
９ＭＯ３，１０４，１０５は負荷用のトランジスタをな
すデプリーション形の９ＭＯ３，１０６は駆動用のトラ
ンジスタをなすエンハンスメント形の９ＭＯ３，１０７
は信号出力端子である。なお、このＰＭＯＳインバータ
では、９ＭＯ３１０６が駆動回路部、９ＭＯｓ１０５が
第１の負荷回路部、ｐＭＯ３１０３及び１０４が第２の
負荷回路部を構成している。

かかるＰＭＯＳインバータによれば、９ＭＯ８１０４が
存在することによって、ｐＭＯ３１０５のソース電圧を
−Ｖ。Ｃとすることができるので、低電圧動作、たとえ
ば、　Ｖ　ｃｃ＝　　１．５　　［Ｖ　］とすることが
できる。

また、この場合においても、ｐＭＯ３１０３の存在によ
って、エンハンスメント形の９ＭＯ８１０３，１０６及
びデプリーション形のｐＭＯ３１０４，１０５に製造バ
ラツキが生じたとしても、回路のスレッショルド電圧Ｖ
Ｔの変動を小さく抑えることができる。

したがって、低電圧動作を行うＰＭＯ８型の半導体集積
回路装置を構成する場合、この第７実施例の半導体集積
回路装置、即ち、第１０図例のＰＭＯＳインバータ等の
論理ゲートを含んで戒るＰＭＯ８型の半導体集積回路装
置を適用すれば、不良チップの発生率の低減化、即ち、
歩留まりの向上を図ることができる。

え１す４ 上述の実施例においては、論理ゲートとして、インバー
タ及び２人カタイプのＮＡＮＤ回路のみを挙げたが、そ
の他、３人力以上のＮＡＮＤ回路や、ＮＯＲ回路、複合
ゲート回路等においても、第１図、第３図〜第１０図に
示したインバータや２人カタイプのＮＡＮＤ回路の場合
と同様の考え方に立って、製造バラツキによる回路のス
レッショルド電圧の変動を小さく抑えることができるよ
うに構成することができる。

［発明の効果］ 本発明によれば、以下の効果を得ることができる。

まず、請求項１記載の半導体集積回路装置（第１の発明
〉によれば、一のタイプのトランジスタ及び他のタイプ
のトランジスタに製造バラツキが発生したとしても、第
２の負荷回路部を構成する一のタイプのトランジスタの
存在によって、回路のスレッショルド電圧の変動を小さ
く抑え、不良チップの発生率を低減し、歩留まりの向上
を図ることができる。

次に、請求項２記載の半導体集積回路装置（第２の発明
）によれば、第２の負荷回路部を構成する他のタイプの
トランジスタの存在によって、低電圧動作をさせること
ができるとともに、この場合においても、第２の負荷回
路部を構成するーのタイプのトランジスタの存在によっ
て、一のタイプのトランジスタ及び他のタイプのトラン
ジスタに製造バラツキが発生したとしても、回路のスレ
ッショルド電圧の変動を小さく抑え、不良チップを低減
し、歩留まりの向上を図ることができる。

更に、請求項３記載の半導体集積回路装置によれば、一
のタイプのトランジスタ及び他のタイプのトランジスタ
に製造バラツキが発生したとしても、最低限、半導体集
積回路装置の入力段に求められるスレッショルド電圧の
変動を小さく抑え、不良チップを低減し、歩留まりの向
上を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例で使用されるＣＭＯＳイン
バータを示す回路図、 第２図は本発明の第１実施例で使用されるＣＭＯＳ−Ｎ
ＡＮＤ回路を示す回路図、 第３図は本発明の第２実施例の要部を示す回路図、 第４図は本発明の第３実施例で使用されるＮＭＯＳイン
バータを示す回路図、 第５図は本発明の第３実施例で使用されるＮＭＯ３−Ｎ
ＡＮＤ回路を示す回路図、 第６図は本発明の第４実施例で使用されるＰＭＯＳイン
バータを示す回路図、 第７図は本発明の第４実施例で使用されるＰＭＯ３−Ｎ
ＡＮＤ回路を示す回路図、 第８図は本発明の第５実施例で使用されるＣＭＯＳイン
バータを示す回路図、 第９図は本発明の第６実施例で使用されるＮＭＯＳイン
バータを示す回路図、 第１０図は本発明の第７実施例で使用されるＰＭＯＳイ
ンバータを示す回路図、 第１１図は従来のＣＭＯＳインバータを示す回路図、 第１２図は従来のＮＭＯＳインバータを示す回路図、 第１３図は従来のＰＭＯＳインバータを示す回路図、 第１４図は従来のＣＭＯＳ−ＮＡＮＤ回路を示す回路図
、 第１５図は従来のＮＭＯ３−ＮＡＮＤ回路を示す回路図
、 第１６図は従来のＰＭＯ３−ＮＡＮＤ回路を示す回路図
である。 第１実施例で使用される ＣＭＯＳ−ＮＡＮＤ回路 第２図 第２実施例の要部 第３図 第３実施例で使用される ＮＭＯＳ　　ＮＡＮＤ回路 第４実施例で使用される ＰＭＯ３−ＮＡＮＤ回路 第５実施例で使用される ＣＭＯＳインバータ 第８図 第６実施例で使用される ＮＭＯＳインバータ 第９図 第７実施例で使用される ＰＭＯＳインバータ 第１０図 従来のＣＭＯＳインバータ 第１１図 従来のＮＭＯＳインバータ 第１２図 従来のＰＭＯＳインバータ 第１３図

Claims (2)

【特許請求の範囲】
1. （１）一方の電圧源と他方の電圧源との間に、一のタイ
   プのＭＯＳトランジスタからなる駆動回路部と、他のタ
   イプのＭＯＳトランジスタからなる第１の負荷回路部と
   、一のタイプのＭＯＳトランジスタからなる第２の負荷
   回路部とを順に階層的に接続してなる論理ゲートを含む
   ことを特徴とする半導体集積回路装置。
2. （２）一方の電圧源と他方の電圧源との間に、一のタイ
   プのＭＯＳトランジスタからなる駆動回路部と、他のタ
   イプのＭＯＳトランジスタからなる第１の負荷回路部と
   、一のタイプのＭＯＳトランジスタ及び他のタイプのＭ
   ＯＳトランジスタの並列回路からなる第２の負荷回路部
   とを順に階層的に接続してなる論理ゲートを含むことを
   特徴とする半導体集積回路装置。