JPH03184198A - Data transmission system - Google Patents
Data transmission systemInfo
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 3
- 238000004891 communication Methods 0.000 abstract description 10
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Selective Calling Equipment (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ入力データを処理して上位へ返送す
るデータ伝送方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data transmission system for processing analog input data and sending it back to a higher level.
近年、この種のデータ伝送方式においては、不必要なデ
ータの伝送量を減らすべく、ＣＯＶ（Ｃｈａｎｇｅ ｏ
ｆ Ｖａｌｕｅ ）送信が採用されている。このＣ○Ｖ
送信は、前回返送したデータ値と今回返送しようとする
データ値とが異なる場合にのみ、今回の返送データを送
ろうとするものである。In recent years, this type of data transmission system has been using COV (Change o
f Value ) transmission is adopted. This C○V
In the transmission, the current return data is sent only when the data value sent back last time is different from the data value to be sent back this time.
しかしながら、このような従来のデータ伝送方式による
と、前回のデータ値と今回のデータ値との変化の程度が
分からず、また、前回のデータ値と今回のデータ値とが
異なるとするスレッシュホールドレベルが固定である等
の問題があり、これらの問題がデータ伝送のさらなる高
速化を図るうえでの障害となっていた。However, with such conventional data transmission methods, it is not possible to know the degree of change between the previous data value and the current data value, and there is no threshold level for determining whether the previous data value and the current data value are different. However, these problems have been an obstacle to further increasing the speed of data transmission.
本発明はこのような課題を解決するためになされたもの
で、上位からのアナログ入力指令を受けてアナログ入力
データをディジタルデータにＡ／Ｄ変換し、この際のＡ
／Ｄ変換を前回値としてラッチすると共に、上記ディジ
タルデータを返送データとして上位へ返送する一方、上
位からのハイスピードスキャン指令を受けてアナログ入
力データをディジタルデータにＡ／Ｄ変換し、この際の
Ａ／Ｄ変換を今回値として前回値との差を変化量として
求め、この求めた変化量と設定変更可能に予め定めた設
定変化量とを比較することにより、アナログ入力データ
の変化の程度を分けて上位へ返送するようにしたもので
ある。The present invention was made to solve such problems, and it receives an analog input command from a higher level, converts analog input data into digital data, and converts the analog input data into digital data.
/D conversion is latched as the previous value, and the above digital data is sent back to the upper level as return data. At the same time, upon receiving a high speed scan command from the upper level, the analog input data is A/D converted to digital data. The degree of change in analog input data can be determined by using the A/D conversion as the current value, determining the difference from the previous value as the amount of change, and comparing this determined amount of change with the preset amount of change that allows the setting to be changed. It is designed to be divided and sent back to the higher level.
したがってこの発明によれば、ハイスピードスキャン指
令を発した場合、アナログ入力データの変化の程度を、
上位にて知ることが可能となる。Therefore, according to the present invention, when a high-speed scan command is issued, the degree of change in analog input data is
It is possible to know from the upper level.
また、アナログ入力データの変化の程度を分ける基準（
スレッシュホールドレベル）を、設定変化量を変更する
ことにより、条件に応じて可変することができる。In addition, the standard for dividing the degree of change in analog input data (
(threshold level) can be varied according to conditions by changing the setting change amount.
以下、本発明に係るデータ伝送方式を詳細に説明する。 Hereinafter, the data transmission method according to the present invention will be explained in detail.
第１図はこのデータ伝送方式の適用された通信インター
フェイスの要部を示すブロック回路構成図である。同図
において、１は通信線りを介して親局（図示せず）から
の指令を受けるコントロール回路、２はセンサ等からの
アナログ入力データをディジタルデータにＡ／Ｄ変換す
る積分型Ａ／Ｄ変換器、３はコントロール回路１より信
号線Ｓを介して与えられクロック信号のパルス数をカウ
ントするカウンタ、４はコントロール回路１より信号線
Ｓ２を介して与えられるラッチ信号に促されてカウンタ
３でのカウント値をラッチするランチ回路、５はコント
ロール回路１より信号線Ｓ。FIG. 1 is a block circuit diagram showing the main parts of a communication interface to which this data transmission method is applied. In the figure, 1 is a control circuit that receives commands from a master station (not shown) via a communication line, and 2 is an integral type A/D that converts analog input data from sensors etc. into digital data. Converter, 3 is a counter that counts the number of pulses of a clock signal given from the control circuit 1 via the signal line S, and 4 is a counter 3 that is prompted by a latch signal given from the control circuit 1 via the signal line S2. 5 is the signal line S from the control circuit 1.
を介して与えられる変化量検出信号に促されてカウンタ
３でのカウント値を変化量として取り込み、その取り込
んだカウント値とメモリ６に設定変更可能に記憶された
変化量設定値とを比較することにより、アナログ入力デ
ータの変化の程度を分け「変化有り信号」として親局へ
返送する変化量検出回路である。The count value of the counter 3 is taken in as a change amount in response to the change amount detection signal given via the change amount detection signal, and the taken count value is compared with the change amount set value stored in the memory 6 so that the setting can be changed. This is a change amount detection circuit that separates the degree of change in analog input data and sends it back to the master station as a "change signal."
このように構成された通信インターフェイスにおいて、
第２図（ａ）に示すように、その領域■にて親局よりア
ナログ入力指令が与えられると、コントロール回路１は
信号線Ｓ４を介して、積分型Ａ／Ｄ変換器２に対し第１
のスタート信号を送出する（第２図（ｂｌに示す１．点
）。また、コントロール回路１は、カウンタ３に対し信
号線Ｓ、を介してクリア信号を送出しく第２図（ｄ）に
示す１２点）、カウンタ３におけるカウント値を零とす
る。一方、積分型Ａ／Ｄ変換器２は、信号線Ｓ４を介す
る第１のスタート信号に促されて、信号線Ｓ６を介する
コントロール回路１へのストップ信号をｒＨＪレベルと
しく第２図（Ｃ１に示す１１点）、信号線Ｓ４を介する
第２のスタート信号の立ち上がり時点（第２図（ｂ）に
示す１４点）より、そのアナログ入力データのＡ／Ｄ変
換を開始する。また、コントロール回路１は、第２のス
タート信号の立ち上げと同時に、信号線Ｓ７を介する供
与クロック信号を信号線Ｓｌに出現させるものとしく第
２図Ｔｅｌに示す１４点）、これにより、この１１点よ
りカウンタ３での零からのカウントアンプが開始される
。In the communication interface configured in this way,
As shown in FIG. 2(a), when an analog input command is given from the master station in the region (3), the control circuit 1 sends the first
The control circuit 1 sends out a start signal (point 1 shown in Fig. 2 (bl)).The control circuit 1 also sends out a clear signal to the counter 3 via the signal line S, as shown in Fig. 2 (d). 12 points), the count value in counter 3 is set to zero. On the other hand, the integral type A/D converter 2 is prompted by the first start signal via the signal line S4 to set the stop signal to the control circuit 1 via the signal line S6 at the rHJ level as shown in FIG. 2 (C1). A/D conversion of the analog input data is started at the rising edge of the second start signal via the signal line S4 (point 14 shown in FIG. 2(b)). Furthermore, the control circuit 1 causes the supplied clock signal via the signal line S7 to appear on the signal line Sl at the same time as the rise of the second start signal (14 points shown in FIG. 2 Tel). Counter 3 starts counting from zero at point 11.
而して、積分型Ａ／Ｄ変換器２において、その入力デー
タのアナログ量に応じた時間がＡ／Ｄ変換時間として経
過すると、コントロール回路ｌへノストソプ信号がｒＬ
Ｊレベルへと立ち下がり（第２図（Ｃ１に示すｔ５点）
、これと同時にコントロール回路１からのカウンタ３へ
のクロック信号の供与が遮断され（第２図（ｅ＋に示す
ｔ５点）、信号線Ｓ２を介してラッチ回路４ヘランチ信
号が与えられるものとなる（第２図（ｇｌに示す１２点
）。すなわち、積分型Ａ／Ｄ変換器２において経過する
Ａ／Ｄ変換時間ｔａがクロック信号のパルス数としてカ
ウンタ３にてカウントされ、このカウンタ３でのカウン
ト値すなわちＡ／Ｄ変換時間ｔａが前回値としてラッチ
回路４にてランチされたうえ、積分型Ａ／Ｄ変換器２に
て変換されたディジタルデータが返送データとして、コ
ントロール回路１を介し通信線りを経て、親局へ返送さ
れるものとなる（第２図（ａ）に示す領域■）。In the integral type A/D converter 2, when the time corresponding to the analog amount of the input data has elapsed as the A/D conversion time, the Nostsop signal is sent to the control circuit l.
falls to J level (point t5 shown in Figure 2 (C1))
At the same time, the supply of the clock signal from the control circuit 1 to the counter 3 is cut off (point t5 shown in FIG. 2 (e+)), and the launch signal is supplied to the latch circuit 4 via the signal line S2 ( Figure 2 (12 points shown in gl).In other words, the A/D conversion time ta that elapses in the integral type A/D converter 2 is counted by the counter 3 as the number of pulses of the clock signal; The value, that is, the A/D conversion time ta is launched as the previous value in the latch circuit 4, and the digital data converted by the integral type A/D converter 2 is sent as return data via the control circuit 1 to the communication line. The data is then sent back to the master station (area ■ shown in FIG. 2(a)).
次に、第２図（ａ）に示す領域■にて、親局よりハイス
ピードスキャン指令が与えられると、コントロール回路
ｌは、積分型Ａ／Ｄ変換器２に対し信号線Ｓ４を介して
第３のスタート信号を送出すると共に（第２図（ｂ）に
示す１ｂ点）、それまで信号線Ｓ８を介してカウンタ３
へ与えていたｒＨＪレベルのＵＰ信号をｒＬＪレベルの
ＤＯＷＮ（８号とする（第２図（ｆｌに示すｔ６点）。Next, when a high-speed scan command is given from the master station in area (3) shown in FIG. 3 (point 1b shown in FIG. 2(b)), the counter 3 is sent via the signal line S8 until then.
The rHJ level UP signal that was being applied to the rLJ level is changed to rLJ level DOWN (number 8) (point t6 shown in FIG. 2 (fl)).
また、コントロール回路１は、信号ｖＡＳ９を介してカ
ウンタ３ヘロード信号を与え（第２図（ｈ）に示す１７
点）、カウンタ３におけるカウント値をランチ回路４で
のラッチデータすなわち前回値に書き替える。一方、積
分型Ａ／Ｄ変換器２は、信号！！ｌ？Ｉｓ、を介する第
３のスタート信号に促されて、信号線Ｓ、を介するコン
トロール回路１へのストップ信号をｒＨＪレベルとしく
第２図（Ｃ）に示すｔ８点）、信号ｖＡＳ４を介する第
４のスタート信号の立ち上がり時点く第２図（ｂ）に示
すｔ１点〉より、そのアナログ入力データのＡ／Ｄ変換
を開始する。また、コントロール回路１は、第４のスタ
ート信号の立ち上げと同時に、信号線Ｓ７を介する供与
クロック信号を信号線ＳＩに出現させるものとしく第２
図（ｅ）に示すｔ１点）、これにより、この１７点より
カウンタ３での前回値からのカウントダウンが開始され
る。The control circuit 1 also provides a load signal to the counter 3 via the signal vAS9 (17 shown in FIG. 2(h)).
point), the count value in the counter 3 is rewritten to the latch data in the launch circuit 4, that is, the previous value. On the other hand, the integral type A/D converter 2 receives the signal! ! l? Prompted by the third start signal via the signal line Is, the stop signal to the control circuit 1 via the signal line S is set to rHJ level (point t8 shown in FIG. 2C), and the fourth signal via the signal vAS4 is A/D conversion of the analog input data is started from point t1 shown in FIG. 2(b), which is the rising edge of the start signal. Further, the control circuit 1 causes the supplied clock signal via the signal line S7 to appear on the signal line SI at the same time as the fourth start signal rises.
t1 point shown in Figure (e)), so that the counter 3 starts counting down from the previous value from this 17 point.
而して、積分型Ａ／Ｄ変換器２において、その入力デー
タのアナログ量に応じた時間がＡ／Ｄ変換時間として経
過すると、コントロール回路１へのストップ信号がｒＬ
Ｊレベルへと立ち下がり（第２図ｆｃ）に示すｔｌ。点
）、これと同時にコントロール回路１からのカウンタ３
へのクロック信号の供与が遮断される（第２図（ｅｌに
示すｔｌＯ点）。すなわち、今回要したＡ／Ｄ変換時間
ｔｂと前回要したＡ／Ｄ変換時間ｔａとの差が、クロッ
ク信号のパルス数としてカウンタ３にてカウントされる
。In the integral type A/D converter 2, when the time corresponding to the analog amount of the input data has elapsed as the A/D conversion time, the stop signal to the control circuit 1 is rL.
tl falls to J level (FIG. 2 fc). point), and at the same time counter 3 from control circuit 1
(point tlO shown in FIG. 2 (el)).In other words, the difference between the A/D conversion time tb required this time and the A/D conversion time ta required last time is cut off from the clock signal. The counter 3 counts the number of pulses.
そして、このカウンタ３でのカウント値すなわちＡ／Ｄ
変換時間の前回値と今回値との差が変化量として、コン
トロール回路１より信号線Ｓ３を介して供与される変化
量検出信号に促されて、変化量検出回路５に取り込まれ
る。そして、この変化量検出回路５にて、変化量として
取り込んだカウント値とメモリ６に記憶された変化量設
定値とが比較され、その比較結果に基づきアナログ入力
データの変化の程度が「変化小」、「変化量」というよ
うに分けられたうえ、「変化有り信号」として親局へ返
送される（第２図（１）に示すｔ０点）。Then, the count value at this counter 3, that is, the A/D
The difference between the previous value and the current value of the conversion time is taken into the change amount detection circuit 5 as a change amount in response to a change amount detection signal supplied from the control circuit 1 via the signal line S3. The change amount detection circuit 5 compares the count value taken in as the change amount with the change amount set value stored in the memory 6, and based on the comparison result, the degree of change in the analog input data is determined as "small change." ” and “amount of change,” and then sent back to the master station as a “change signal” (point t0 shown in FIG. 2 (1)).
したがって、本実施例によるデータ伝送方式によれば、
ハイスピードスキャン指令を発した場合、アナログ入力
データの変化の程度を親局にて知ることが可能となり、
例えば「変化小」の場合にはハイスピードスキャンを続
行するものとして、データ伝送の高速化を促進すること
ができるようになる。また、メモリ６に記憶された変化
量設定値を変更することにより、アナログ入力データの
変化の程度を分けるスレッシュホールドレベルを条件に
応じて可変し、データ伝送のさらなる高速化を促進する
ことができるようになる。Therefore, according to the data transmission method according to this embodiment,
When issuing a high-speed scan command, it becomes possible for the master station to know the degree of change in analog input data.
For example, in the case of a "small change", high-speed scanning is continued, thereby increasing the speed of data transmission. In addition, by changing the change amount setting value stored in the memory 6, the threshold level that separates the degree of change in analog input data can be varied according to conditions, and further speeding up of data transmission can be promoted. It becomes like this.
なお、本実施例においては、積分型Ａ／Ｄ変換器を用い
た通信インダーフェイスを例にとって説明したが、逐次
変換型Ａ／Ｄ変換器を用いた通信インターフェイスであ
っても、同様にして適用することか可能である。第３図
はその一例であり、逐次比較用コントロール回路７は、
コントロール回路１゛より送出されるスタート信号によ
り、コントロール回路１”に対するストップ信号を制御
すると共に、逐次比較型Ａ／Ｄ変換器８に対してＡ／Ｄ
変換開始信号を出力する。逐次比較型Ａ／Ｄ変換器８は
、独自のタイミングでＡ／Ｄ変換を終えた後、逐次比較
用コントロール回路７に対してＡ／Ｄ変換終了信号を出
力する。これを受けた逐次比較用コントロール回路７は
、逐次比較型Ａ／Ｄ変換器８に対して変換データ出力信
号を出力し、これに促されて、逐次比較型Ａ／Ｄ変換器
８は変換データ（この場合、パラレルになっているがシ
リアルでも可）を外部へ送出する。この変換データは、
逐次比較用コントロール回路７によって、ダウンカウン
タ９にプリセントされる。逐次比較用コントロール回路
７は、変換データをダウンカウンタ９にデータプリセッ
トした後、カウント開始信号をゲート回路１０へ与える
ことにより、外部クロックを通過させてダウンカウンタ
９でのカウント値をダウンカウントさせると共に、コン
トロール回路８へも外部クロックを与える。ダウンカウ
ンタ９が零までダウンカウントすると、逐次比較用コン
トロール回路７に対してアンダーフロー信号が供与され
、ダウンカウンタ９でのカウント終了が知らされる。こ
れによって、逐次比較用コントロール回路７は、コント
ロール回ｉＷ１”に対しての外部クロックの供与を中断
すると同時に、ストップ信号を「Ｌ」にする。これによ
り、一連のＡ／Ｄ変換が終了し、コントロール回路１゛
に与えられた外部クロックのパルス数が、Ａ／Ｄ変換値
となる。Although this embodiment has been explained using a communication interface using an integral type A/D converter as an example, it can be similarly applied to a communication interface using a successive conversion type A/D converter. It is possible to do so. FIG. 3 is an example of this, and the successive approximation control circuit 7 is
The start signal sent from the control circuit 1'' controls the stop signal to the control circuit 1'', and also controls the A/D signal to the successive approximation type A/D converter 8.
Outputs a conversion start signal. After completing the A/D conversion at its own timing, the successive approximation type A/D converter 8 outputs an A/D conversion completion signal to the successive approximation control circuit 7. Upon receiving this, the successive approximation control circuit 7 outputs a conversion data output signal to the successive approximation type A/D converter 8. Prompted by this, the successive approximation type A/D converter 8 outputs the converted data output signal. (In this case, it is parallel, but serial is also possible) is sent to the outside. This conversion data is
The successive approximation control circuit 7 pre-centres the down counter 9 . The successive approximation control circuit 7 presets the converted data in the down counter 9 and then supplies a count start signal to the gate circuit 10 to allow the external clock to pass and down count the count value in the down counter 9. , an external clock is also given to the control circuit 8. When the down counter 9 counts down to zero, an underflow signal is supplied to the successive approximation control circuit 7 to notify that the down counter 9 has finished counting. As a result, the successive approximation control circuit 7 interrupts supply of the external clock to the control circuit iW1'' and at the same time sets the stop signal to "L". This completes a series of A/D conversions, and the number of pulses of the external clock given to the control circuit 1' becomes the A/D conversion value.
以上説明したことから明らかなように本発明によるデー
タ伝送方式によると、ハイスピードスキャン指令を発し
た場合、アナログ入力データの変化の程度を上位にて知
ることが可能となるので、例えば「変化小」の場合には
ハイスピードスキャンを続行するものとして、データ伝
送の高速化を促進することができるようになる。As is clear from the above explanation, according to the data transmission method according to the present invention, when a high-speed scan command is issued, it is possible to know the degree of change in analog input data at a higher level, so for example, it is possible to know the degree of change in analog input data. '', high-speed scanning continues, which can promote faster data transmission.
また、変化量設定値を変更することにより、アナログ入
力データの変化の程度を分けるスレッシュホールドレベ
ルを条件に応じて可変し、データ伝送のさらなる高速化
を促進することができるようになる。Furthermore, by changing the change amount set value, it is possible to vary the threshold level that separates the degree of change in analog input data according to conditions, thereby promoting further speeding up of data transmission.
第１図は本発明に係るデータ伝送方式の適用された通信
インターフェイスの要部を示すブロック回路構成図、第
２図はこの通信インターフェイスの動作を説明するため
のタイムチャート、第３図は逐次変換型Ａ／Ｄ変換器を
用いた通信インターフェイスでのＡ／Ｄ変換手順を説明
するためのブロック回路構成図である。
１・・・コントロール回路、２・・・積分型Ａ／Ｄ変換
器、３・・・カウンタ、４・・・ランチ回路、５・・・
変化量検出回路、６・・・メモリ。Fig. 1 is a block circuit configuration diagram showing the main parts of a communication interface to which the data transmission method according to the present invention is applied, Fig. 2 is a time chart for explaining the operation of this communication interface, and Fig. 3 is successive conversion. FIG. 2 is a block circuit configuration diagram for explaining an A/D conversion procedure in a communication interface using a type A/D converter. DESCRIPTION OF SYMBOLS 1... Control circuit, 2... Integral type A/D converter, 3... Counter, 4... Launch circuit, 5...
Change amount detection circuit, 6...memory.
Claims (1)
タをディジタルデータにＡ／Ｄ変換し、この際のＡ／Ｄ
変換を前回値としてラッチすると共に、前記ディジタル
データを返送データとして上位へ返送する一方、上位か
らのハイスピードスキャン指令を受けてアナログ入力デ
ータをディジタルデータにＡ／Ｄ変換し、この際のＡ／
Ｄ変換を今回値として前記前回値との差を変化量として
求め、この求めた変化量と設定変更可能に予め定めた設
定変化量とを比較することにより、前記アナログ入力デ
ータの変化の程度を分けて上位へ返送するようにしたこ
とを特徴とするデータ伝送方式。Upon receiving an analog input command from a host, the analog input data is A/D converted to digital data, and the A/D
The conversion is latched as the previous value, and the digital data is sent back to the higher level as return data, while the analog input data is A/D converted to digital data in response to a high speed scan command from the higher level.
The degree of change in the analog input data is determined by using the D conversion as the current value and determining the difference from the previous value as the amount of change, and comparing this determined amount of change with a predetermined amount of change that allows the setting to be changed. A data transmission method characterized by dividing the data and sending it back to the upper level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322555A JPH06103520B2 (en) | 1989-12-14 | 1989-12-14 | Data transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322555A JPH06103520B2 (en) | 1989-12-14 | 1989-12-14 | Data transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184198A true JPH03184198A (en) | 1991-08-12 |
| JPH06103520B2 JPH06103520B2 (en) | 1994-12-14 |
Family
ID=18144986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322555A Expired - Lifetime JPH06103520B2 (en) | 1989-12-14 | 1989-12-14 | Data transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103520B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199200A (en) * | 1985-03-01 | 1986-09-03 | 日本電気株式会社 | Data collection transmission system |
| JPH01208096A (en) * | 1988-02-16 | 1989-08-22 | Fujitsu Ltd | Measured value collecting system in measurement control system |
-
1989
- 1989-12-14 JP JP1322555A patent/JPH06103520B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199200A (en) * | 1985-03-01 | 1986-09-03 | 日本電気株式会社 | Data collection transmission system |
| JPH01208096A (en) * | 1988-02-16 | 1989-08-22 | Fujitsu Ltd | Measured value collecting system in measurement control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103520B2 (en) | 1994-12-14 |
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