JPH03181246A - Multiplex transmission system - Google Patents

Abstract

PURPOSE:To transmit data with high efficiency by setting the nodes opposite to each bit of a reception aknowledge(ACK) signal area and at the same time distributing the prescribed signals among those bits. CONSTITUTION:When a reception multiplex node receives normally a frame F, an ACK signal is sent back to a prescribed place of an ACK signal area corresponding to the received multiplex node. Thus the sent-back ACK signal is applied to the corresponding place of the ACK area of the frame F sent from a transmission multiplex node. Thus an ACK signal area equivalent to a single multiplex node can have a 2-short bit constitution including an area allocated in response to the multiplex node and an area where a prescribed signal is provided.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、いわゆるＣ３ＭＡ／ＣＤ　（Ｃａｒｒｉｅｒ
　ＳｅｎｓｅＭｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ／Ｃｏ１
１ｉｓｉｏｎ　Ｄｅｔｅｃｔｉｏｎ）伝送方式を用いた
多重伝送方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a so-called C3MA/CD (Carrier
SenseMultiple Access/Co1
The present invention relates to a multiplex transmission system using a transmission system (Isision Detection).

（従来の技術） 従来、ペア電線などからなる多重伝送路（データバス）
に共通に接続された端末（ノード）の一つが、Ｃ３ＭＡ
／ＣＤ方式により上記データバスにデータフレームを送
信し、他のノードに同時に情報を伝えると共に、上記デ
ータフレームの後尾に受信確認信号（ＡＣＫ信号）領域
を設け、上記データフレームを正常に受信した各ノード
が上記ＡＣＫ信号領域の予め割り当てられたビット位置
にＡＣＫ信号を発する多重伝送方式が提案されている。(Conventional technology) Conventionally, a multiplex transmission line (data bus) consisting of paired electric wires, etc.
One of the terminals (nodes) commonly connected to the C3MA
A data frame is transmitted to the data bus using the /CD method, and information is simultaneously transmitted to other nodes. A reception confirmation signal (ACK signal) area is provided at the end of the data frame, and each node that has successfully received the data frame A multiplex transmission method has been proposed in which a node issues an ACK signal to a pre-assigned bit position in the ACK signal area.

そして、上記ＡＣＫ信号領域は、各ノードがＡＣＫ信号
を返送し、また受信し易いように、ＰＷＭ（パルス幅変
調）信号によって構成されており、このＡＣ−に信号領
域の各ビットは、３つの小ビットに区画され、最初の小
ビットには送信ノードがアクティブな信号（論理“１２
）を発して他のノードが同期を取り易くし、２番目の小
ビットには予め割り当てられたｌのノードが正常に受信
したときのみそのノードがアクティブな信号を発し、３
番目の小ビットにはいずれのノードも信号を発しない（
パッシブ信号又はドミナント信号と言われる）という符
号構成になっている。即ち、ノードが正常に受信したこ
とを示すアックビットは小ビットの論理“１１０”に構
成され、また正常に受信できなかった場合にはアックビ
ットは、小ビットの論理″１００”に構成される。これ
により送信ノード及び他のノードは、自己以外のノード
がそれぞれ正常にデータフレームを受信できたか否かを
確認することができる。The ACK signal area is made up of PWM (Pulse Width Modulation) signals so that each node can easily return and receive the ACK signal, and each bit of this AC- signal area is composed of three It is divided into small bits, and the first small bit contains an active signal (logic “12”) from the transmitting node.
) to make it easier for other nodes to synchronize, the second small bit is assigned in advance, and only when that node has successfully received it, that node will issue an active signal, and 3
No node emits a signal for the th small bit (
It has a code structure called a passive signal or a dominant signal. That is, the ACK bit, which indicates that the node has received the data normally, is configured as a small bit logic "110", and if the node cannot receive it normally, the ACK bit is configured as a small bit logic "100". . This allows the transmitting node and other nodes to confirm whether each node other than itself has successfully received the data frame.

（発明が解決しようとする課題） ところが、上記多重伝送方式では、符号構成は３つの小
ビットで１つのアックビットを構成するために符号構成
が長くなり、効率的なデータ伝送ができないという問題
点があった。(Problem to be Solved by the Invention) However, in the above multiplex transmission system, the code structure becomes long because one ack bit is composed of three small bits, and there is a problem that efficient data transmission cannot be performed. was there.

本発明は、上記問題点に鑑みなされたもので、ノードを
ＡＣＫ信号領域の各領域（ビット位置）に対応付け、か
つ上記ビット間に所定の信号を配置させてＡＣＫ信号領
域を短い符号ビット構成することができる多重伝送方式
を提供することを目的とする。The present invention has been made in view of the above problems, and the ACK signal area is formed into a short code bit structure by associating nodes with each area (bit position) of the ACK signal area and arranging a predetermined signal between the bits. The purpose of the present invention is to provide a multiplex transmission system that can perform

（課題を解決するための手段） 上記目的を遠戚するために本発明においては、共通のデ
ータバスなどの多重伝送路を介して相互に接続された少
なくとも２つの端末である多重ノードを備え、いずれか
の多重ノードがフレーム毎にデータを送信し、受信多重
ノードが正常にフレームを受信した時に受信確認信号を
前記多重伝送路へ返送する方式において、送信多重ノー
ドは、前記フレームに前記各多重ノードに対応してそれ
ぞれ割り当てられた領域と該各領域の間に所定の信号、
すなわち各受信多重ノードが正常にフレームを受信した
Ａ（、に信号を返送するか否かに拘らずアクティブ又は
パッシブな信号を配置した領域とからなる受信確認信号
領域を設けて、前記フレームを送信し、前記フレームを
正常に受信した受信多重ノードは、当該受信多重ノード
に対応する前記受信確認信号領域の所定領域に、該受信
多重ノードに固有の受信確認信号を返送するようにした
ものである。(Means for Solving the Problems) In order to remotely achieve the above object, the present invention includes a multi-node which is at least two terminals connected to each other via a multi-transmission path such as a common data bus, In a method in which one of the multiplex nodes transmits data for each frame, and a receiving multiplex node returns a reception confirmation signal to the multiplex transmission path when the frame is normally received, the transmitting multiplex node transmits data to each of the multiplexes in the frame. A predetermined signal between the areas respectively allocated corresponding to the nodes and each area,
In other words, each receiving multiplex node transmits the frame by providing a reception confirmation signal area consisting of an area where an active or passive signal is placed regardless of whether or not the signal is returned to A (A) where each receiving multiplex node normally received the frame. The receiving multiplex node that has successfully received the frame sends back a reception confirmation signal unique to the receiving multiplex node to a predetermined area of the reception confirmation signal area corresponding to the receiving multiplex node. .

（作用） 受信多重ノードが、正常にフレームを受信したときに、
当該受信多重ノードに対応する前記受信確認信号領域の
所定領域に受信確認信号を返送すると、送信多重ノード
が発したフレームの確認信号領域の該当領域に、返送さ
れた受信確認信号が当て嵌められる。(Operation) When the receiving multiplex node receives the frame normally,
When a reception confirmation signal is returned to a predetermined area of the reception confirmation signal area corresponding to the receiving multiplex node, the returned reception confirmation signal is applied to the corresponding area of the confirmation signal area of the frame issued by the sending multiplex node.

従って、１多重ノード分の受信確認信号領域を上記多重
ノードに対応して割り当てられた領域と所定の信号を配
置した領域とによる２ビツトの短い符号ビット構成にす
ることができ、これにより高効率なデータ伝送が可能と
なる。Therefore, the reception confirmation signal area for one multiple node can be made into a 2-bit short code bit configuration consisting of the area allocated corresponding to the multiple node and the area in which a predetermined signal is placed, which results in high efficiency. data transmission becomes possible.

（実施例） 本発明の実施例を第１図乃至第５図の図面に基づき詳細
に説明する。(Example) An example of the present invention will be described in detail based on the drawings of FIGS. 1 to 5.

第１図は、本発明の多重伝送方式に用いるフレームのフ
ォーマット構成の一実施例を示す模式図である。このフ
レームＦは、スタートビット、ＩＤデータ、データ、Ａ
ＣＫ信号領域を有するフレーム構成になっている。FIG. 1 is a schematic diagram showing an embodiment of the format structure of a frame used in the multiplex transmission system of the present invention. This frame F includes a start bit, ID data, data, A
The frame has a CK signal area.

上記スタートビットは、フレームＦの開始を示す特定の
ビットである。また、ＩＤデータは、宛先を示すアドレ
ス、自局を示すアドレス及びデータのデータ長を示す情
報などから構成されている。The start bit is a specific bit indicating the start of frame F. Further, the ID data is composed of an address indicating the destination, an address indicating the own station, information indicating the data length of the data, and the like.

ＡＣＫ信号領域は、複数の領域、すなわち複数のビット
領域からなり、各多重ノードに対しその多重ノードのア
ドレスに対応した１ビツトごとのビット領域を割り当て
、かつ上記割り当てられた各ビット領域の間に、各受信
多重ノードが正常にフレームを受信したＡＣＫ信号を返
送するか否かに拘らずアクティブ又はパッシブな信号を
１ビツトごと配置して正常受信の確認を行う。すなわち
、１ノ一ド分のＡＣＫ信号領域は、各多重ノードのアド
レスに対応した１ビツトのビット領域と、１ビツトのア
クティブ又はパッシブな信号の領域との２ビツト構成と
なっている。The ACK signal area consists of multiple areas, that is, multiple bit areas, and a bit area for each bit corresponding to the address of the multiple node is allocated to each multiple node, and between each of the allocated bit areas. Regardless of whether each receiving multiplex node returns an ACK signal indicating that it has received the frame normally, active or passive signals are placed bit by bit to confirm normal reception. That is, the ACK signal area for one node has a 2-bit configuration: a 1-bit bit area corresponding to the address of each multiplex node, and a 1-bit active or passive signal area.

ところで第１図に示すような構成のフレームＦ毎に多重
伝送を行うものには、第２図の概略構成図に示すような
Ｃ３ＭＡ／ＣＤ方式を用いた自動車用多重伝送方式があ
る。第２図において、フロント多重ノードＦＮ、コンビ
ネーションスイッチ多重ノードＣ３１メータ多重ノード
ＭＴ、　　リヤ多重ノードＲＮなどの複数の多重ノード
は、データバスＭＢを介して接続されており、フレーム
Ｆ毎に車両運転情報を多重伝送することが行われている
。この例では、各多重ノードに対し物理アドレスである
ノードアドレスをθ〜３とし、ノードアドレス０〜３に
対応するｌビットごとのビット領域をＡＣＫ信号領域に
割り当てている。By the way, as a system that performs multiplex transmission for each frame F having the configuration shown in FIG. 1, there is an automobile multiplex transmission system using the C3MA/CD system as shown in the schematic configuration diagram of FIG. In FIG. 2, a plurality of multiplex nodes such as a front multiplex node FN, a combination switch multiplex node C31, a meter multiplex node MT, and a rear multiplex node RN are connected via a data bus MB, and vehicle driving information is transmitted for each frame F. multiplex transmission is being carried out. In this example, the node address that is the physical address for each multiplex node is set to θ~3, and a bit area of every l bit corresponding to node addresses 0 to 3 is allocated to the ACK signal area.

第３図は、各多重ノードのフレーム送信時及びＡＣＫ信
号返送時のＡＣＫ信号の作成を行うＡＣＫ信号作戒回路
の構成ブロック図である。第３図において、直列データ
送出側端子Ｓ、及び直列データ入力側端子Ｓ１は、図示
しない入出力（Ｉｌｏ）インターフェースを介してデー
タバスに接続されており、直列データ送出側端子Ｓ０か
らデータバスに送出された自局又は他の多重ノードから
のフレームは順次直列データ入力側端子Ｓｌを介して受
信シフトレジスタ１１に蓄積される。FIG. 3 is a block diagram of an ACK signal control circuit that generates an ACK signal when each multiplex node transmits a frame and returns an ACK signal. In FIG. 3, the serial data output side terminal S and the serial data input side terminal S1 are connected to the data bus via an input/output (Ilo) interface (not shown), and the serial data output side terminal S0 is connected to the data bus. Frames sent from the local station or other multiple nodes are sequentially stored in the reception shift register 11 via the serial data input side terminal Sl.

リセット回路１２は、直列データ入力側端子ＳＬからの
直列データ（フレーム）の入力信号を入力して、上記入
力信号に変化（例えば、入力信号の立ち上がり又は立ち
下がり）があれば、リセット信号をビット長カウンタ１
３に出力する。The reset circuit 12 inputs an input signal of serial data (frame) from the serial data input terminal SL, and if there is a change in the input signal (for example, rising or falling of the input signal), the reset circuit 12 outputs a reset signal as a bit. long counter 1
Output to 3.

ビット長カウンタ１３は、図示しないｌビット長作成部
及び２ビツト長作成部からなり、データバスに送出され
るビット長の整数倍（例えば、６４倍）のクロック信号
を入力し、このクロック信号をデータバスに送出される
１ビツト長及び２ビツト長のクロック信号に分周して出
力するものである。ビット長カウンタ１３では、リセッ
ト回路１２からの最初のリセット信号はｌビット長作成
部及び２ビツト長作成部に印加され、その後のリセット
信号は１ビツト長作成部のみに印加されるようになって
いる。従って、ビット長カウンタ１３から出力される１
ビツト長及び２ビツト長のクロック信号は、入力信号（
データバス上の信号）に同期したものとなる。ビット長
作成部で作成された１ビツト長のクロック信号は、受信
シフトレジスタ１１に加えられ、当該受信シフトレジス
タ１１は上記ｌビット長のクロック信号に同期して直列
データ入力側端子Ｓｌから入力するフレーム（入力信号
）を順次蓄積する。The bit length counter 13 consists of an l bit length generator and a 2 bit length generator (not shown), receives a clock signal that is an integral multiple (for example, 64 times) of the bit length sent to the data bus, and processes this clock signal. The frequency is divided into 1-bit length and 2-bit length clock signals and outputted to the data bus. In the bit length counter 13, the first reset signal from the reset circuit 12 is applied to the l bit length generator and the 2 bit length generator, and subsequent reset signals are applied only to the 1 bit length generator. There is. Therefore, the bit length counter 13 outputs 1
The bit length and 2 bit length clock signals are input signals (
signals on the data bus). The 1-bit length clock signal created by the bit length creation section is applied to the reception shift register 11, and the reception shift register 11 receives the input from the serial data input side terminal Sl in synchronization with the l-bit length clock signal. Accumulate frames (input signals) sequentially.

アドレスデコーダ回路１４は、自局の多重ノードのアド
レスデータがセットされており、上記アドレスデータは
、入力端子Ａ１とＡ２に予めセットされたアドレスに対
応して設定されている。この対応表の一実施例を示すと
、例えば第４図のものがある。第４図は、第２図の各多
重ノードのノードアドレス０〜３を示すアドレスの対応
表であり、例えば入力端子Ａ１とＡ２とに０″がそれぞ
れセットされている場合には、ノードアドレス０（すな
わち、フロント多重ノードＦＮ）を示すアドレスデータ
“０００１”がアドレスデコーダ回路１４にセットされ
、Ａｌに“０”、Ａ２に“ｌ。The address decoder circuit 14 is set with address data of multiple nodes of its own station, and the address data is set corresponding to addresses preset to input terminals A1 and A2. An example of this correspondence table is shown in FIG. 4, for example. FIG. 4 is an address correspondence table showing the node addresses 0 to 3 of each multiplex node in FIG. (That is, the front multiplex node FN) address data "0001" is set in the address decoder circuit 14, "0" is set to Al, and "l" is set to A2.

がセットされている場合には、ノードアドレス２（すな
わち、メータ多重ノードＭＴ）を示すアドレスデータ“
０１００”がアドレスデコーダ回路１４にセットされる
。なお、第３図のＡＣＫ信号作成回路は、ノードアドレ
ス２の多重ノードに設けられたＡＣＫ信号作成回路の一
例なので、アドレスデコーダ回路１４にはアドレスデー
タ“ｏｌｏｏ”がセットされている。is set, address data indicating node address 2 (i.e., meter multiplex node MT)
0100'' is set in the address decoder circuit 14.The ACK signal generation circuit shown in FIG. "oloo" is set.

送信シフトレジスタ１５は、ＤＡＴＡ部とＡＣＫ部とか
らなり、ＤＡＴＡ部には、第１図に示したようなフレー
ムＦのスタートビット、ＩＤデータ、データが予めセッ
トされている。また、ＡＣＫ部には、例えば同期制御用
の“１”と“０”のアクティブ信号（又はパッシブ信号
）が交互にセット（１０００１０００）されると共に、
アドレスデコーダ回路１４によって自局の多重ノードの
アドレスデータ“０１００”の各ビットが上記アクティ
ブ信号の“１′と“０１の間にセットされ、全体として
“１００１１０００”のデータがセットされている。こ
の状態でリセット回路１２から１ビツト長信号がＣＫ入
力端子に加われば、送信シフトレジスタ１５にセットさ
れたフレームＦは、セレクタ回路１６のアンド回路１６
Ａ及びオア回路１６Ｃを介して直列データ送出側端子Ｓ
、に出力される。なお、多重ノードが送信ノードの場合
、アンド回路１６Ａの他の入力端子には、“Ｈ”レベル
の信号が加わり、ゲートを開いているものとする。The transmission shift register 15 consists of a DATA section and an ACK section, and the start bit, ID data, and data of frame F as shown in FIG. 1 are preset in the DATA section. In addition, in the ACK section, for example, active signals (or passive signals) of "1" and "0" for synchronization control are alternately set (10001000), and
The address decoder circuit 14 sets each bit of the address data "0100" of the multiple node of the local station between "1" and "01" of the active signal, and data of "10011000" is set as a whole. In this state, if a 1-bit length signal is applied from the reset circuit 12 to the CK input terminal, the frame F set in the transmission shift register 15 is transferred to the AND circuit 1 of the selector circuit 16.
A and the serial data sending side terminal S via the OR circuit 16C.
, is output to. It is assumed that when the multiplex node is a transmitting node, an "H" level signal is applied to the other input terminal of the AND circuit 16A, opening the gate.

データ長カウンタ１７は、ビット長カウンタ１３から入
力する１ビット長信号に基づき、送信フレームのＤＡＴ
Ａ部の長さをカウントしており、その時間が経過し、か
つ図示しないＤＡＴＡ信号処理部で受信したＤＡＴＡ部
の信号を正常に受信した時だけ、ＡＣＫ信号の時間分だ
けオア回路１８のゲートを開ける。The data length counter 17 calculates the DAT of the transmission frame based on the 1-bit length signal input from the bit length counter 13.
The length of part A is counted, and only when the time has elapsed and the signal of the DATA part received by the DATA signal processing part (not shown) is normally received, the gate of the OR circuit 18 is closed for the time of the ACK signal. open it.

返送ＡＣＫ用シフトレジスタ１９には、アドレスデコー
ダ回路１４によって自局の多重ノードのアドレスデータ
（ＡＣＫＣ送返のＡＣＫ信号）がセットされており、オ
ア回路１８のゲートが開いている間、ビット長カウンタ
１３からの２ビ・ソト長信号に応じ、上記セットされて
いる自局のＡＣＫＣ送返のＡＣＫ信号が、アンド回路２
０、セレクタ回路１６の３人カアンド回路１６Ｂ及びオ
ア回路１６Ｃを介して直列データ送出側端子Ｓ、に出力
され、受信シフトレジスタ１１に蓄積された送信フレー
ムの各多重ノードに対応したＡＣＫビット位置に、自局
又は他の多重ノードが発した上記ＡＣＫ信号が当て嵌め
られる。なお、受信シフトレジスタ１１及び送信シフト
レジスタ１５のＡＣＫ部、返送ＡＣＫ用シフトレジスタ
１９に示したＯ〜３は、アドレスデコーダ回路１４の出
力端子０〜３にそれぞれ対応している。また、多重ノー
ドがＡＣＫ信号の返送を行う場合、３人カアンド回路１
６Ｂの入力端子には、′Ｈ”レベルの信号が加わってゲ
ートを開けているものとする。The address data of the multiple node of the local station (ACK signal for sending back ACKC) is set in the return ACK shift register 19 by the address decoder circuit 14, and while the gate of the OR circuit 18 is open, the bit length counter is set. In response to the 2-bit soto length signal from 13, the ACK signal set above for sending back the ACKC from the own station is sent to the AND circuit 2.
0, is output to the serial data sending terminal S through the three-person AND circuit 16B and OR circuit 16C of the selector circuit 16, and is placed at the ACK bit position corresponding to each multiplex node of the transmission frame stored in the reception shift register 11. , the above-mentioned ACK signal issued by the own station or other multiple nodes is applied. Note that O to 3 shown in the ACK portions of the reception shift register 11 and the transmission shift register 15 and the return ACK shift register 19 correspond to output terminals 0 to 3 of the address decoder circuit 14, respectively. In addition, when multiple nodes return an ACK signal, the three-person AND circuit 1
It is assumed that a 'H' level signal is applied to the input terminal of 6B to open the gate.

次に、ＡＣＫ信号作成回路のフレーム送信時及び受信時
の動作を説明する。Next, the operation of the ACK signal generation circuit during frame transmission and frame reception will be described.

まず、フレームの送信に先立ち、送信シフトレジスタ１
５には、フレームＦのデータが、返送ＡＣＫ用シフトレ
ジスタ１９にはＡＣＫＣ送返のＡＣＫ信号“０１００”
がそれぞれ予めセットされ、この状態でリセット回路１
２から１ビット長信号が加われば、送信シフトレジスタ
１５にセットされたフレームＦのデータは、送信フレー
ムとしてセレクタ回路１６を介して直列データ送出側端
子Ｓ０に出力され、さらに入出力（Ｉｌｏ）インターフ
ェースを介してデータバスＭＢに出力される。First, before transmitting a frame, transmit shift register 1
5 contains the data of frame F, and the shift register 19 for return ACK receives the ACK signal "0100" for ACK return.
are set in advance, and in this state, the reset circuit 1
When a 1-bit length signal is added from 2 to 2, the data of frame F set in the transmission shift register 15 is output as a transmission frame to the serial data transmission side terminal S0 via the selector circuit 16, and further to the input/output (Ilo) interface. is output to data bus MB via.

データバスＭＢに出力された送信フレームは、入出力（
Ｉｌｏ）インターフェースを介して直列データ入力側端
子Ｓ１に導かれ、送信フレーム全体が送信速度に同期し
たｌビット長信号に同期して受信シフトレジスタ１１に
取り込まれる。ここで、データ長カウンタ１７は、送信
フレームのＤＡＴＡ部の長さをカウントし、その時間が
経過して、かつＤＡＴＡ部の信号を正常に受信した時だ
け、ＡＣＫ信号“０１００”の出力時間分だけオア回路
１８のゲートを開ける。オア回路１８のゲートが開くと
、返送ＡＣＫ用シフトレジスタ１９に蓄積されている自
局のＡＣＫ信号“０１００”が２ビット長信号に応じて
、アンド回路２０、セレクタ回路１６及び直列データ送
出側端子Ｓ、を介してデータバスＭＢに出力される。２
ビット長信号に同期してデータバスＭＢに出力された自
局のＡＣＫ信号“０１００”は、入出力（Ｉｌｏ）イン
ターフェースを介して直列データ入力側端子ＳＩに導か
れ、ビット長カウンタ１３からの１ビット長信号に同期
して受信シフトレジスタ１１に取り込まれる。この場合
、２ビット長信号に同期したＡＣＫ信号が入力すると、
リセット回路１２はビット長カウンタ１３をリセットす
るので、ＡＣＫ信号と１ビット長信号とは同期が取られ
、例えばＡＣＫ信号の立ち上がりと１ビット長信号の立
ち上がりが一致する。これにより、入力した自局のＡＣ
Ｋ信号“０１００”のうちの１″のデータは、受信シフ
トレジスタ１１に蓄積されたＡＣＫ信号領域の自局多重
ノードに対応したＡＣＫビ・ソト位置、すなわちＡＣＫ
信号領域の２のビット位置に当て嵌められる。The transmission frame output to the data bus MB is input/output (
Ilo) is led to the serial data input side terminal S1 via the interface, and the entire transmission frame is taken into the reception shift register 11 in synchronization with an l-bit length signal synchronized with the transmission speed. Here, the data length counter 17 counts the length of the DATA part of the transmission frame, and only when that time has elapsed and the signal of the DATA part is normally received, the data length counter 17 counts the length of the ACK signal "0100". only opens the gate of OR circuit 18. When the gate of the OR circuit 18 opens, the ACK signal "0100" of the local station stored in the return ACK shift register 19 is sent to the AND circuit 20, the selector circuit 16, and the serial data sending side terminal according to the 2-bit length signal. S, and is output to the data bus MB. 2
The ACK signal “0100” of the local station outputted to the data bus MB in synchronization with the bit length signal is led to the serial data input side terminal SI via the input/output (Ilo) interface, and the ACK signal “0100” from the bit length counter 13 is The signal is taken into the reception shift register 11 in synchronization with the bit length signal. In this case, when an ACK signal synchronized with a 2-bit long signal is input,
Since the reset circuit 12 resets the bit length counter 13, the ACK signal and the 1-bit length signal are synchronized, and for example, the rising edge of the ACK signal and the rising edge of the 1-bit length signal coincide. This allows you to input your own station's AC.
The data of 1'' of the K signal “0100” is the ACK bi-soto position corresponding to the own multi-node in the ACK signal area accumulated in the reception shift register 11, that is, the ACK
Fitted into bit position 2 of the signal domain.

また、２ビット長信号に同期して、他の多重ノードから
出力されたＡＣＫＣ送返のＡＣＫ信号も、上記と同様に
、ビット長カウンタ１３からの１ビット長信号に同期し
て受信シフトレジスタ１１に取り込まれるので、第５図
の送信フレームとＡＣに返送用のＡＣＫ信号の関係に示
すように、上記ＡＣＫ返送用のＡＣＫ信号のうちの“１
”のデータは、ＡＣＫ信号領域の各多重ノードに対応し
たＡＣＫビット位置、例えば第２図に示したノードアド
レス０のフロント多重ノードＦＮでは、ＡＣＫ信号領域
の０のビット位置、ノードアドレス１のコンビネーショ
ンスイッチ多重ノードＣ８ではＡＣＫ信号領域の１のビ
ット位置、ノードアドレス３のリヤ多重ノードＲＮでは
、ＡＣＫ信号領域の３のビット位置にそれぞれ当て嵌め
られる。In addition, in synchronization with the 2-bit length signal, the ACK signal for ACK transmission output from another multiplex node is also sent to the reception shift register 11 in synchronization with the 1-bit length signal from the bit length counter 13, as described above. As shown in the relationship between the transmission frame and the ACK signal sent back to the AC in FIG.
” is the ACK bit position corresponding to each multiplex node in the ACK signal area. For example, in the front multiplex node FN with node address 0 shown in FIG. 2, the data is the combination of the bit position 0 in the ACK signal area and the node address 1. In the switch multiplex node C8, the bit position 1 in the ACK signal area is applied, and in the rear multiplex node RN with the node address 3, the bit position 3 is applied in the ACK signal area.

従って、本発明では、返送された１ノ一ド分のＡＣＫ信
号領域は、各多重ノードのアドレスに対応した１ビツト
のビット領域と、上記各ビット領域を区切る１ビツトの
アクティブ又はパッシブな信号の領域との２ビツト構成
とされ、これにより送信多重ノード及び他の多重ノード
はその他の多重ノードがそれぞれ正常に受信できたか否
かを容易に確認することができる。Therefore, in the present invention, the returned ACK signal area for one node consists of a 1-bit bit area corresponding to the address of each multiplex node and a 1-bit active or passive signal that separates each bit area. The transmitting multiplex node and the other multiplex nodes can easily confirm whether or not each of the other multiplex nodes has successfully received the data.

（発明の効果） 以上説明したように、本発明では、ノードをＡ４゜ ＣＫ信号領域の各ビットに対応付け、かつ上記ビット間
に所定の信号を配置させることにより、ＡＣＫ信号領域
を短い符号ビット構成にすることができ、これにより高
効率なデータ伝送を行うことができるという効果がある
。(Effects of the Invention) As explained above, in the present invention, by associating a node with each bit of the A4° CK signal area and arranging a predetermined signal between the bits, the ACK signal area is This has the advantage that highly efficient data transmission can be performed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の多重伝送方式に用いるフレームのフォ
ーマット構成の一実施例を示す模式図、第２図はＣＳＭ
Ａ／ＣＤ方式を用いた自動車用多重伝送方式を示す概略
構成図、第３図は多重ノードのフレーム送信時及びＡＣ
Ｋ信号返送時のＡＣＫ信号の作成を行うＡＣＫ信号作成
回路の構成ブロック図、第４図は第２図の各多重ノード
のノードアドレスを示すアドレスの対応表を示す図、第
５図は送信フレームとＡＣＫ返送用のＡＣＫ信号の関係
を示す図である。 １１・・・受信シフトレジスタ、１２・・・リセット回
路、１３・・・ビット長カウンタ、１４・・・アドレス
デコーダ回路、１５・・・送信シフトレジスタ、１６・
・・セレクタ回路、１７・・・ビット長カウンタ、Ｉ８
・・・オア回路、１９・・・返送ＡＣＫ用シフトレジス
タ、２０・・・アンド回路、Ｆ・・・フレーム、Ｃ８・
・・コンビネーションスイッチ多重ノード、ＦＮ・・・
フロント多重ノード、ＭＴ・・・メータ多重ノード、Ｒ
Ｎ・・・リヤ多重ノード、ＭＢ・・・多重伝送路。FIG. 1 is a schematic diagram showing an example of the frame format structure used in the multiplex transmission system of the present invention, and FIG.
A schematic configuration diagram showing a multiplex transmission system for automobiles using the A/CD system.
A configuration block diagram of an ACK signal generation circuit that generates an ACK signal when returning a K signal. Figure 4 is a diagram showing an address correspondence table showing the node addresses of each multiplex node in Figure 2. Figure 5 is a diagram showing a transmission frame. FIG. 4 is a diagram showing the relationship between the ACK signal and the ACK signal for ACK return. DESCRIPTION OF SYMBOLS 11... Reception shift register, 12... Reset circuit, 13... Bit length counter, 14... Address decoder circuit, 15... Transmission shift register, 16.
...Selector circuit, 17...Bit length counter, I8
... OR circuit, 19 ... Shift register for return ACK, 20 ... AND circuit, F ... Frame, C8.
...Combination switch multiple node, FN...
Front multiple node, MT...Meter multiple node, R
N...Rear multiple node, MB...Multiple transmission line.

Claims (1)

【特許請求の範囲】[Claims] 共通の多重伝送路を介して相互に接続された少なくとも
２つの多重ノードを備え、いずれかの多重ノードがフレ
ーム毎にデータを送信し、受信多重ノードが正常にフレ
ームを受信した時に受信確認信号を前記多重伝送路へ返
送する多重伝送方式において、送信多重ノードは、前記
フレームに前記各多重ノードに対応してそれぞれ割り当
てられた領域と該各領域の間に所定の信号を配置した領
域とからなる受信確認信号領域を設けて、前記フレーム
を送信し、前記フレームを正常に受信した受信多重ノー
ドは、当該受信多重ノードに対応する前記受信確認信号
領域の所定領域に、該受信多重ノードに固有の受信確認
信号を返送することを特徴とする多重伝送方式。At least two multiplex nodes are connected to each other via a common multiplex transmission path, one of the multiplex nodes transmits data for each frame, and when the receiving multiplex node normally receives the frame, it sends a reception confirmation signal. In the multiplex transmission method for returning data to the multiplex transmission path, the transmitting multiplex node consists of an area assigned to each of the multiplex nodes in the frame, and an area in which a predetermined signal is arranged between each area. A reception multiplex node that transmits the frame by providing a reception confirmation signal area, and has successfully received the frame, writes a message unique to the reception multiplex node in a predetermined area of the reception confirmation signal area corresponding to the reception multiplex node. A multiplex transmission method characterized by returning a reception confirmation signal.