JPH03180915A - Reference voltage generating circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、定電圧発生回路や電圧検出回路等で用いる基
準電圧発生回路に関し、特に安定した電源回路を実現す
ることが可能な基準電圧発生回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a reference voltage generation circuit used in a constant voltage generation circuit, a voltage detection circuit, etc., and in particular to a reference voltage generation circuit that can realize a stable power supply circuit. Regarding circuits.
従来、M OS (Metal 0xide Sem1
conductor)形半導体集積回路に用いる基準電
圧回路の構成は、同一導電型で、かつ異なるスレッショ
ルド電圧を有するMOS形F E T (Field
Effect Transist、or)を2個以上直
列に接続し、その接続点に特性の良い基準電圧が発生す
ることを利用していた。Conventionally, MOS (Metal Oxide Sem1
The configuration of the reference voltage circuit used in a conductor-type semiconductor integrated circuit is a MOS-type FET (Field
Two or more effect transistors (or) are connected in series, and a reference voltage with good characteristics is generated at the connection point.
例えば、第2図に示す定電圧回路では、複数のMOS形
トランジスタ21〜24および定電流回路25から構成
された差動増幅回路2oによって、基準電圧発生回路2
9の出力を受け、電圧および電流を増幅させている。ま
た、第3図に示す電圧検出回路でも、基準電圧発生回路
39の出力を差動増幅回路30で受けることにより、電
圧検出を行っている。なお、第21夕1において、26
は出力M路、27.28は1代抗であり、第3図におい
て、31〜34はMOS形[・ランジスタ、35は定電
流回路、37.38は抵抗である。For example, in the constant voltage circuit shown in FIG. 2, the reference voltage generation circuit 2
It receives the output of 9 and amplifies the voltage and current. Further, the voltage detection circuit shown in FIG. 3 also performs voltage detection by receiving the output of the reference voltage generation circuit 39 at the differential amplifier circuit 30. In addition, in the 21st evening 1, 26
is an output M path, 27.28 is a single resistor, 31 to 34 are MOS transistors, 35 is a constant current circuit, and 37.38 is a resistor.
この種の回路として関連するものには、例えば特開昭5
6−108258号公報か挙げられる。Related circuits of this type include, for example, Japanese Unexamined Patent Publication No. 5
6-108258.
〔発明が解決しようとする課題]
」二記従来技術では、基i′11i電圧発坐回路を用い
る場合、通常、出力インピーダンスか高いという問題が
発生ずるため、差動増幅回路にて受け、電圧および電流
増幅を行っている。[Problems to be Solved by the Invention] In the prior art described in section 2, when using a base i'11i voltage oscillator circuit, the problem of high output impedance usually occurs, so the voltage is and current amplification.
しかし、このような回路では、消費電流および素子数の
面から無駄が多く、効率的に問題がある。However, such a circuit is wasteful in terms of current consumption and number of elements, and has problems in terms of efficiency.
本発明の目的は、このような問題点を改善し、無効電流
および素子数の少い安定した基準電圧を得ることが可能
であり、また、温度特性のよい基準電圧(オフセット電
圧)、あるいは、スレッショルド電圧のバラツキに影響
のない基準電圧を実現できる基準電圧発生回路を提供す
ることにある。An object of the present invention is to improve such problems, to obtain a stable reference voltage with less reactive current and fewer elements, and to provide a reference voltage (offset voltage) with good temperature characteristics, or An object of the present invention is to provide a reference voltage generation circuit that can realize a reference voltage that is not affected by variations in threshold voltage.
Ir、記[]的を達Jjkするため、本弁明の基準電I
F発生回路は、MOS形トランジスタを用い、差動増幅
器と電圧検出抵抗とを備えた半導体装置において、差動
入力部のオフセラ[・電圧をMO8形トランジスタに帰
還させ、基711;電圧として人力する手段を備えたこ
とに特徴がある。Ir, in order to achieve the objective, the reference voltage I of this defense is
The F generation circuit uses MOS transistors, and is a semiconductor device equipped with a differential amplifier and a voltage detection resistor. It is characterized by having the means.
また、」二記差動人力部には、同一導電型でスレッショ
ルドレベルの異なるMnS形FETを4iiiえ、その
MOSO3形Tのスレッシヨレベル差によりオフセット
電11ミを発生させることに特徴がある。In addition, the differential input section 2 is characterized in that MnS type FETs of the same conductivity type but different threshold levels are installed, and an offset voltage is generated by the threshold level difference of the MOSO3 type T.
また、」−記差動入力部には、同一導電型でトランジス
タサイズの異なるMO8形FETを備え、そのサイズ比
によりオフセット電圧を発生させることに特徴がある。Further, the differential input section (-) is characterized in that it is equipped with MO8 FETs of the same conductivity type but of different transistor sizes, and that an offset voltage is generated depending on the size ratio.
[作用〕
本発明においては、基準71! JT:発生回路と、基
準電圧発生回路が発生した基1′Pi電圧の電圧および
電流を増幅する目的で内在する差動増幅器とを、体化し
た構成とする。これにより、無効電流および素子数が少
く、安定した基1′I!電圧を発生させることができる
。[Operation] In the present invention, standard 71! JT: A configuration that incorporates a generation circuit and an internal differential amplifier for the purpose of amplifying the voltage and current of the base 1'Pi voltage generated by the reference voltage generation circuit. This reduces reactive current and the number of elements, resulting in a stable base 1'I! Can generate voltage.
また、差動増幅器を構成する場合、スレッショルドレベ
ルの異なる2種類の同一導電型のMOSO3形Tを用い
ることにより、温度特性のよい基準電圧を実現できる。Further, when configuring a differential amplifier, by using two types of MOSO3 type Ts of the same conductivity type with different threshold levels, a reference voltage with good temperature characteristics can be realized.
さらに、スレッショルドレベルが同一で、サイズの異な
るMO8形FETを用いることにより、スレッショルド
電圧のバラツキに影響のない’J+”; i′1’電圧
を実現できる。Furthermore, by using MO8 type FETs with the same threshold level and different sizes, it is possible to realize a 'J+';i'1' voltage that is not affected by variations in threshold voltage.
以下、本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第1図は、本発明の第1の実施例における′)に電圧電
源回路の構成図である。FIG. 1 is a block diagram of a voltage power supply circuit according to the first embodiment of the present invention.
第1図において、11〜14はトランジスタ(MO8形
FET)、15は定電流回路、+6は出力回路、17〜
19は抵抗である。また、トランジスタ11とトランジ
スタスタ12、およびトランジスタ13とトランジスタ
1/lは、同一伝導型であり、それぞれ異なるスレッシ
ョルド電圧を有する。In Fig. 1, 11 to 14 are transistors (MO8 type FET), 15 is a constant current circuit, +6 is an output circuit, and 17 to
19 is a resistance. Further, the transistor 11 and the transistor star 12, and the transistor 13 and the transistor 1/l have the same conductivity type and have different threshold voltages.
このトランジスタ11〜14と定電流回路15により、
差動増幅器の差動入力段が形成される。With these transistors 11 to 14 and constant current circuit 15,
A differential input stage of a differential amplifier is formed.
また、この差動入力段の出力を出力回路16で受けるこ
とにより、1個の差動増幅器を形成する。Further, by receiving the output of this differential input stage at the output circuit 16, one differential amplifier is formed.
さらに、抵抗17〜19によりトランジスタ11.1.
2に帰還をかけることにより、トランジスタ11のゲー
ト・ソース間電圧V。84.とトランジスタ12のゲー
ト・ソース間電圧Vc8t2との差(Vcsu Va
sJであるオフセット電圧を、抵抗(R1?〜R,、)
1.7〜19によって増幅する。Furthermore, resistors 17-19 provide transistors 11.1.
By applying feedback to 2, the gate-source voltage V of the transistor 11 is increased. 84. and the gate-source voltage Vc8t2 of the transistor 12 (Vcsu Va
The offset voltage which is sJ is set by the resistor (R1?~R,,)
Amplify by 1.7-19.
これにより、OUT端子の電圧V。、JTは、Vour
−(Vcsu Vcsu)(R,、+R,,+R,,
)/R,。As a result, the voltage V at the OUT terminal. , JT is Vour
−(Vcsu Vcsu)(R,, +R,, +R,,
)/R,.
・・(1) となる。...(1) becomes.
ここで、トランジスタ11.12のスレッショルドレベ
ルと、流れるドレイン電流とを、それぞれVTH45,
VTl、+7、および’jl+’uとすると、MOSト
ランジスタの飽和の式より、次に示す(2)式および(
3)式が得られる。Here, the threshold level and flowing drain current of transistors 11 and 12 are set to VTH45 and VTH45, respectively.
Assuming VTl, +7, and 'jl+'u, the following equation (2) and (
3) Equation is obtained.
I n−に++ (Vcs++ VTHJ ’ −(
2)I u−Ku (Vasj2%’ru*) ’ ・
・・(3)但し、K1.およびに12は導電係数である
。I n- ++ (Vcs++ VTHJ' -(
2) I u-Ku (Vasj2%'ru*) ' ・
...(3) However, K1. and 12 is the conductivity coefficient.
ここで、トランジスタ11.12の導電係数に1.。Here, the conductivity coefficients of transistors 11 and 12 are 1. .
K、2を同じに設計し、さらにトランジスタ13゜14
の導電係数およびスレッショルド電圧も等しく設計する
と、K It =K 12、l1l−112となって、
(2)および(3)式より次に示す(4)式が得られる
。K, 2 are designed the same, and transistors 13゜14
If the conductivity coefficient and threshold voltage of are also designed to be equal, then K It =K 12, l1l-112,
From equations (2) and (3), equation (4) shown below is obtained.
vas、2VC811=VT)1.2VTHII”’
(4)ここで、V G31ffi V c1181は
オフセット電圧であるが、この値はV THu V
THII、つまレバ トランジスタ11.12のスレッ
ショルド電圧の差となり、温度特性は、同一導電型のス
レッショルドレベルの温度特性は殆ど等しいため、極め
て温度特性の良い基準電圧V REF =V THlf
f V THII・・・(5)を得る。vas, 2VC811=VT) 1.2VTHII"'
(4) Here, V G31ffi V c1181 is the offset voltage, but this value is V THu V
THII is the difference in the threshold voltage of the terminal lever transistors 11 and 12, and the temperature characteristics are almost the same for threshold levels of the same conductivity type, so the reference voltage V REF =V THlf has extremely good temperature characteristics.
f V THII...(5) is obtained.
従って、(4)式および(5)式を(1)式に代入する
ことにより、(6)式に示す電源変動に無関係な極めて
温度特性の良い定電圧電源を実現することができる。Therefore, by substituting equations (4) and (5) into equation (1), it is possible to realize a constant voltage power supply with extremely good temperature characteristics that is independent of power supply fluctuations as shown in equation (6).
■。UT = V RやF(R,、+R,,十R,,)
/R,、・・・(6)なお、R5,およびR1,はそれ
ぞれOΩでもよい。■. UT = V R or F (R,, +R,, ten R,,)
/R, . . . (6) Note that R5 and R1 may each be OΩ.
第4図は、本発明の第2の実施例における電圧検出回路
の構成図である。FIG. 4 is a configuration diagram of a voltage detection circuit in a second embodiment of the present invention.
第4図において、41〜44はトランジスタ(MO8形
FET)、45は定電流回路、46は出力回路、47〜
49は抵抗である。また、トランジスタ41とトランジ
スジスタ42、およびトランジスタ43とトランジスタ
44は、同−伝導型であり、それぞれ異なるスレッショ
ルド電圧を有する。In FIG. 4, 41 to 44 are transistors (MO8 type FET), 45 is a constant current circuit, 46 is an output circuit, and 47 to
49 is a resistance. Further, the transistor 41 and the transistor 42, and the transistor 43 and the transistor 44 are of the same conductivity type, and have different threshold voltages.
本実施例では、電源電圧V。T)の値と基準電圧VRE
Fを比較して、出力端子OUTに信号を出力する。この
場合、基準電圧vRいは、トランジスタ41.42のス
レッショルド電圧の差(v 7H4゜vTH4,)であ
り、第1の実施例と同様に、極めて温度特性の良い基準
電圧を得ることができる。In this embodiment, the power supply voltage V. T) value and reference voltage VRE
F is compared and a signal is output to the output terminal OUT. In this case, the reference voltage vR is the difference between the threshold voltages of the transistors 41 and 42 (v7H4°vTH4,), and as in the first embodiment, a reference voltage with extremely good temperature characteristics can be obtained.
第5図は、本発明の第3の実施例におけるシャントタイ
プの定電圧電源回路の構成図である。FIG. 5 is a configuration diagram of a shunt type constant voltage power supply circuit according to a third embodiment of the present invention.
第5図において、51〜54はトランジスタ(MO8形
FET)、55は定電流回路、56は出力回路、57〜
59は抵抗である。また、トランジスタ51とトランジ
スジスタ52、およびトランジスタ53とトランジスタ
54は、同−伝導型であり、それぞれ異なるスレッショ
ルド電圧を有する。In FIG. 5, 51 to 54 are transistors (MO8 type FET), 55 is a constant current circuit, 56 is an output circuit, and 57 to 54 are transistors (MO8 type FET).
59 is a resistance. Further, the transistor 51 and the transistor 52, and the transistor 53 and the transistor 54 are of the same conductivity type, and have different threshold voltages.
なお、第1〜第3の実施例では、差動増幅器として、N
MO8入力の回路を示したが、P−N反伝したPMOS
入カタイカタイプでもよい。In addition, in the first to third embodiments, as a differential amplifier, N
The circuit with MO8 input is shown, but it is a PMOS with P-N reflection.
It may also be a type that has an input.
また、オフセット電圧の出し方としては、入力のNMO
Sにスレッショルド電圧の異なるものを用いる方法の他
に、例えば、第1図に示したPMOSトランジスタ13
,14、第4図のトランジスタ43,44、第5図のト
ランジスタ53.54のスレッショルド電圧を変える等
、スレッショルドレベルを変える方法も可能である。さ
らに、第1図のトランジスタ11とトランジスタ12(
あるいはトランジスタ13とトランジスタ14)、第4
図のトランジスタ41とトランジスタ42(あるいはト
ランジスタ43とトランジスタ44)、第5図のトラン
ジスタ51とトランジスタ52(あるいはトランジスタ
53とトランジスタ54)を、トランジスタサイズの異
なる同一導電型で構成する方法も可能である。In addition, as for how to generate the offset voltage, the input NMO
In addition to the method of using S with different threshold voltages, for example, the PMOS transistor 13 shown in FIG.
, 14, it is also possible to change the threshold level, such as by changing the threshold voltages of the transistors 43 and 44 in FIG. 4 and the transistors 53 and 54 in FIG. Furthermore, transistor 11 and transistor 12 (
or transistor 13 and transistor 14), the fourth
It is also possible to configure transistors 41 and 42 (or transistors 43 and 44) in the figure, and transistors 51 and 52 (or transistors 53 and 54) in FIG. 5 to be of the same conductivity type with different transistor sizes. .
本発明によれば、定電圧発生回路および電圧検出回路で
は、差動増幅器のオフセット電圧を基準電圧としている
ので、基準電圧を作るための素子および消費電流が不要
であり、素子数が少く、かつ無効電流の少い回路を実現
することができる。According to the present invention, since the constant voltage generation circuit and the voltage detection circuit use the offset voltage of the differential amplifier as the reference voltage, elements and current consumption for creating the reference voltage are unnecessary, the number of elements is small, and A circuit with less reactive current can be realized.
また、2種類の同一導電型のMO8形FETのスレッシ
ョルド電圧の差でオフセット電圧を作ることにより、温
度変動の少い基準電圧として利用することが可能である
。Furthermore, by creating an offset voltage based on the difference in the threshold voltages of two types of MO8 type FETs of the same conductivity type, it is possible to use it as a reference voltage with little temperature fluctuation.
また、スレッショルド電圧の等しい同一導電型のMOS
形FETを用い、トランジスタサイズ比で作成すること
により、スレッショルド電圧のバラツキによる影響の少
い基準電圧として利用することが可能である。In addition, MOSs of the same conductivity type with the same threshold voltage
By using a type FET and creating it with a transistor size ratio, it is possible to use it as a reference voltage that is less affected by variations in threshold voltage.
第1図は本発明の第1の実施例における定電圧電源回路
の構成図、第2図は従来の定?扛厘電源回路の構成図、
第3図は従来の電圧検出回路の構成図、第4図は本発明
の第2の実施例における電圧検出回路の構成図、第5図
は本究明の第3の実施例におけるシャントタイプの定電
圧電源口路の構成図である。
11〜14.21〜2/1.31〜34.4I〜44.
51〜54:トランジスタ (MOS形FET)、15
,25,35,45,55:定電流回路、16,26,
36,46,56:出力回路。
17〜19,27,28,37,38.47〜49゜5
7〜59:抵抗、20,30:差動増幅回路。
第
3
図
0
第
図
第
図
一一一一一一一よFIG. 1 is a configuration diagram of a constant voltage power supply circuit according to a first embodiment of the present invention, and FIG. 2 is a diagram of a conventional constant voltage power supply circuit. Block diagram of the power supply circuit,
FIG. 3 is a configuration diagram of a conventional voltage detection circuit, FIG. 4 is a configuration diagram of a voltage detection circuit in a second embodiment of the present invention, and FIG. 5 is a configuration diagram of a shunt type in a third embodiment of the present invention. FIG. 3 is a configuration diagram of a voltage power supply port. 11-14.21-2/1.31-34.4I-44.
51-54: Transistor (MOS type FET), 15
, 25, 35, 45, 55: constant current circuit, 16, 26,
36, 46, 56: Output circuit. 17-19, 27, 28, 37, 38.47-49゜5
7-59: Resistance, 20, 30: Differential amplifier circuit. 3 Figure 0 Figure 111111
Claims (3)
検出抵抗とを備えた半導体装置において、該差動増幅器
の差動入力部のオフセット電圧を、基準電圧として該差
動増幅器に入力する手段を備えたことを特徴とする基準
電圧発生回路。(1) In a semiconductor device using MOS transistors and equipped with a differential amplifier and a voltage detection resistor, means for inputting an offset voltage of a differential input section of the differential amplifier to the differential amplifier as a reference voltage. A reference voltage generation circuit characterized by comprising:
ドレベルの異なるMOS形FETを備え、該MOS形F
ETによりオフセット電圧を発生させることを特徴とす
る請求項1記載の基準電圧発生回路。(2) The differential input section is equipped with MOS FETs of the same conductivity type but different threshold levels, and the MOS FET
2. The reference voltage generating circuit according to claim 1, wherein the offset voltage is generated by an ET.
サイズの異なるMOS形FETを備え、該MOS形FE
Tによりオフセット電圧を発生させることを特徴とする
請求項1記載の基準電圧発生回路。(3) The differential input section is equipped with MOS FETs of the same conductivity type but different transistor sizes, and the MOS type FE
2. The reference voltage generating circuit according to claim 1, wherein the offset voltage is generated by T.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1320210A JPH03180915A (en) | 1989-12-08 | 1989-12-08 | Reference voltage generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1320210A JPH03180915A (en) | 1989-12-08 | 1989-12-08 | Reference voltage generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03180915A true JPH03180915A (en) | 1991-08-06 |
Family
ID=18118945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1320210A Pending JPH03180915A (en) | 1989-12-08 | 1989-12-08 | Reference voltage generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03180915A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5892390A (en) * | 1995-07-11 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit with low power consumption |
US5945821A (en) * | 1997-04-04 | 1999-08-31 | Citizen Watch Co., Ltd. | Reference voltage generating circuit |
US11500408B2 (en) | 2020-02-07 | 2022-11-15 | Ablic Inc. | Reference voltage circuit |
-
1989
- 1989-12-08 JP JP1320210A patent/JPH03180915A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5892390A (en) * | 1995-07-11 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit with low power consumption |
US5945821A (en) * | 1997-04-04 | 1999-08-31 | Citizen Watch Co., Ltd. | Reference voltage generating circuit |
US11500408B2 (en) | 2020-02-07 | 2022-11-15 | Ablic Inc. | Reference voltage circuit |
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