JPH03175844A - Packet switching system - Google Patents

Abstract

PURPOSE:To realize non-step or non-down without using redundancy constitution by attaining detouring transfer even if a fault occurs in a matrix-type packet changing-over switch. CONSTITUTION:When the buffer memory fault detection circuit 11 of a first packet transfer part 1 detects that a buffer memory 5 has a fault, an instruction altering a selection destination is generated to a buffer memory selecting circuit 10 and a detouring display means 13 is driven. Thus, the selection circuit 10 generates an output instructing the address of the memory 5 different from the original destination and a packet on which bypass display is added is transmitted to an input bus 3. When a detouring discrimination means 22 detects the detouring display of the reception packet in a second packet transfer part 2, the reception packet is transferred to the input packet holding part 12 of the first packet transfer part 1 through a detouring packet transfer means 24.

Description

【発明の詳細な説明】 ［概要］ 複数のパケット入力バスと複数のパケット出力バスを７
トリツクス状に配置し各格子点にバッファメモリを配置
し、収容部からパケットを入力して出力バスを決定して
対応するバッファメモリへ転送を行う第１パケット転送
部と出力バスに接続されたバッファメモリからパケット
を入力して収容部へ転送する第２パケット転送部とを備
えたパケット交換スイッチにおける交換方式に関し。[Detailed Description of the Invention] [Summary] A plurality of packet input buses and a plurality of packet output buses are
A first packet transfer unit that is arranged in a matrix and has a buffer memory arranged at each grid point, inputs a packet from the storage unit, determines an output bus, and transfers it to the corresponding buffer memory, and a buffer connected to the output bus. The present invention relates to a switching method in a packet switching switch including a second packet transfer unit that inputs packets from a memory and transfers them to a storage unit.

７１−リノクス型のパケット交換スイッチにおいて冗長
構成をとることなくノンストップ、ノーダウンを実現で
きるパケット交換方式を提供することを目的とし。The purpose of the present invention is to provide a packet switching method that can realize non-stop and no-down operation in a 71-Linox type packet switching switch without requiring a redundant configuration.

第１パケット転送部において宛先の出力バスに接続され
たバッファメモリが異常状態であることを検出すると、
他の出力バスに接続するバッファメモリに迂回パケット
であることを表示したパケットを転送し、該パケットを
入力した第２パケット転送部において迂回パケットであ
ることを検出すると、その第２パケット転送部と対を構
成する第１パケット転送部から本来の宛先の出力バスに
向けてそのパケットを転送するよう構成する。When the first packet transfer unit detects that the buffer memory connected to the destination output bus is in an abnormal state,
When a packet indicating that it is a detour packet is transferred to a buffer memory connected to another output bus, and the second packet transfer unit that inputs the packet detects that it is a detour packet, the second packet transfer unit The packet is configured to be transferred from the first packet transfer unit forming the pair to the output bus of the original destination.

［産業上の利用分野］ 本発明は複数のパケット入力バスと複数のパケット出力
バスをマトリックス状に配置し各格子点にバッファメモ
リを配置し、収容部からパケットを入力して出力バスを
決定して対応するバッファメモリへ転送を行う第１パケ
ット転送部と出力バスに接続されたバッファメモリから
パケットを入力して収容部へ転送する第２パケット転送
部とを備えたパケット交換スイッチにおける交換方式に
関する。[Industrial Application Field] The present invention arranges a plurality of packet input buses and a plurality of packet output buses in a matrix, arranges a buffer memory at each grid point, inputs packets from a storage part, and determines an output bus. and a second packet transfer unit that inputs packets from a buffer memory connected to an output bus and transfers them to a storage unit. .

マルチメディアを収容するパケット交換機にはその収容
能力において高速性、大容量性が要求される。このよう
な要求に対し、パケット交換機の核となる交換スイッチ
として複数の入力バスと出力バスを格子状に配置して各
交点にバッファメモリを配置したバスマトリックス型の
ハードウェアスイッチが考案されている。このスイッチ
は、高速なハードウェアロジックにより交換を行うため
高速性に優れており、またビルディングブロック的に拡
張が可能なため大容量化に適したスイッチ構成として利
用されている。Packet switching equipment that accommodates multimedia is required to have high speed and large capacity. In response to these demands, a bus matrix type hardware switch has been devised as the core switch of a packet switch, in which multiple input buses and output buses are arranged in a lattice pattern, with buffer memory placed at each intersection. . This switch has excellent high-speed performance because it performs exchange using high-speed hardware logic, and can be expanded like a building block, so it is used as a switch configuration suitable for increasing capacity.

そのようなバスマトリックス型のハードウェアスイッチ
を用いてパケット交換機を構成する場合にも、従来の一
般の交換機に対して求められるのと同様の信頼性を保つ
必要がある。すなわち、異常状態（故障、輻較等）の発
生に対処可能なシステムを構成することが望まれている
。Even when configuring a packet switch using such a bus matrix type hardware switch, it is necessary to maintain the same reliability as that required for a conventional general switch. That is, it is desired to configure a system that can cope with the occurrence of abnormal conditions (failure, comparison, etc.).

［従来の技術］ 第７図は従来例の構成図であり２本発明が適用される対
象となる従来のバスマトリ・ノクス型のパケット交換ス
イッチを表す。[Prior Art] FIG. 7 is a block diagram of a conventional example, and represents a conventional bus matrix node type packet switching switch to which the present invention is applied.

第７図において、Ｉａ−ＮａはＮ本の入力バス１ｂ−Ｎ
ｂはＮ木の出力バス、１１ｃ　〜１ＮｃはＮＸＮ個の各
格子点に設けられたＦＩＦＯ（ファーストイン・ファー
ストアラ１〜）型のバッファメモリ、Ｉｄ−Ｎｄはパケ
ット転送部であり、それぞれ対を構成するＰＤ（プライ
マリ−ディストリビュータの略）は第１パケット転送部
、ＳＤ（セカントディストリビュータ 転送部，７０と７１は外部入力バス，外部出力バス　７
２と７３は収容部とバス間に設けられたバッファメモリ
、７４　（ＬＳ＃１．ＬＳ＃２・・で表示）はそれぞれ
端末または伝送路が収容される端末／伝送路収容部（以
下，単に収容部と称する）を表す。In FIG. 7, Ia-Na represents N input buses 1b-N
b is an N-tree output bus, 11c to 1Nc is a FIFO (first-in first-array) type buffer memory provided at each of NXN grid points, and Id-Nd is a packet transfer unit, each of which has a pair. The constituent PD (abbreviation for primary distributor) is a first packet transfer unit, SD (secondary distributor transfer unit), 70 and 71 are external input buses and external output buses.
2 and 73 are buffer memories provided between the storage unit and the bus, and 74 (indicated by LS#1, LS#2, etc.) is a terminal/transmission line storage unit (hereinafter simply referred to as simply (referred to as the accommodating part).

マトリツクス型スインチを構成する入力バス。Input bus that constitutes a matrix type switch.

出力バス及びバッファメモリの任意の１つを表“３ため
にそれぞれａｂ，ｃの符号を用いて動作を説明する。The operation of any one of the output bus and buffer memory will be described using the symbols ab and c, respectively, as shown in Table 3.

第１パケット転送部ＰＤは外部入力バス７０を介して収
容部７４に問い合わせ（バス７０に含まれたアドレス線
や制御線を用いる）を行って．送信用のバッファメモリ
にパケットが格納されている場合その内容を入力バスに
送信させる。これを受は取ると第１パケンＩ・転送部Ｐ
　ｌ）は、パケットの先頭に付されたヘッダ（パゲット
レへルへシダ）により転送先を識別する。The first packet transfer unit PD makes an inquiry to the storage unit 74 via the external input bus 70 (using address lines and control lines included in the bus 70). If a packet is stored in the transmission buffer memory, its contents are transmitted to the input bus. When the receiver receives this, the 1st Paken I/Transfer Department P
1) identifies the transfer destination by the header (paget level reference) attached to the beginning of the packet.

第１パケツＩ・転送部ＰＤは，識別された宛先と接続す
る出力バスｂと自分が接続された入力バスａとの交点に
設けられた１つのバッファメモリＣをアドレス指定（入
力バスａに含まれる）すると共にバケソ１〜を送信する
。このパケン１〜は指定されたバッファメモＩＪ　Ｃに
格納される。The first packet I/transfer unit PD addresses one buffer memory C provided at the intersection of the output bus b connected to the identified destination and the input bus a to which it is connected. ) and also sends Bakeso 1~. These packets 1~ are stored in the designated buffer memory IJC.

一方，第２パケット転送部ＳＤではそれぞれが属する出
力バスｂに並行に接続したバッファメモリＣに対し問い
合わせ（バスｂに含まれるアドレス線及び制御線による
）を行って，パケン１〜が格納されていると送信を実行
させる。バッファメモリＣから送信されたパケソ１−は
第２バケノ１〜転送部ＳＤにおいて宛先を識別して外部
出力バス７１を介して宛先の収容部７４のバッファメモ
リ７３を指定して送信すると．収容部７４ではバッファ
メモリ７３からパケットを受は取ることができる。On the other hand, the second packet transfer unit SD queries the buffer memory C connected in parallel to the output bus b to which each packet belongs (via the address line and control line included in the bus b), and stores packets 1 to 1. If there is, the transmission will be executed. The packet 1- transmitted from the buffer memory C identifies the destination in the second bucket 1 to the transfer section SD, and is transmitted via the external output bus 71 by specifying the buffer memory 73 of the destination storage section 74. The storage unit 74 can receive and take packets from the buffer memory 73.

［発明が解決しよ・うとする課題］ 上記した従来のマトリツクス型スインチは高速なハード
ウェアロジックで交換を行うので高速性に優れ，ビルデ
ィングブロック的に拡張可能であるため大容量化に適し
たスイッチであるが、大規模化に伴い格子点のバッファ
メモリの数が急激に増加するという欠点がある。[Problem to be solved by the invention] The above-mentioned conventional matrix type switch performs exchange using high-speed hardware logic, so it has excellent high speed, and is expandable like a building block, making it a switch suitable for increasing capacity. However, there is a drawback that the number of buffer memories for grid points increases rapidly as the scale increases.

一方，このような通信ネントワークは，一般にランス１
ーツブ、ノーダウンシステムであることが望まれている
。その要求に答えるには．従来から採用されているシス
テム構成を完全二重化する等の手法が必要になる。これ
に対し上記スイッチは完全二重化するとＮ２×２個の格
子点バッファメモリが必要となり，物理的にもコストの
面でも実現が困難である。また、ハックアップ用にバス
を１本（人力バス，出力バスの両方に〕追７ＪＩ］　し
てＮ＋１構成とする手法もあるが，マトリックス次数Ｎ
の増大と共に格子点バッファメモリの数が象、激に増加
するため二重化や冗長構成に適したスイッチとはいえな
い。On the other hand, such communication networks are generally
It is desired that the system be a simple, no-down system. To answer that request. Techniques such as fully duplicating the conventional system configuration will be needed. On the other hand, if the above-mentioned switch is fully duplexed, it will require N2×2 grid point buffer memories, which is difficult to realize in terms of both physical and cost aspects. There is also a method to create an N+1 configuration by adding one bus (for both the human-powered bus and the output bus) for hack-up, but the matrix order is N.
As the number of lattice point buffer memories increases, the number of lattice point buffer memories increases dramatically, so it cannot be said that the switch is suitable for duplex or redundant configurations.

また、このような二重化による手法は，バックアップ側
も故障してしまうような二重障害に対応できないという
問題があった。Furthermore, this method of duplication has the problem of not being able to cope with double failures in which the backup side also fails.

本発明ばマｌ〜リックス型のパゲット交換スインチにお
いて冗長構成をとることなくノンストップノーダウンを
実現できるパケット交換方式を提供することを目的とす
る。It is an object of the present invention to provide a packet switching system that can realize non-stop no-down without having a redundant configuration in a multiplex type packet switching switch.

［課題を解決するための手段］ 第１図は本発明の原理構成図２第２図（ａ）は本発明の
第１の基本構成図．第２図（ｂ）は第１の基本構成のバ
ケン１〜フォーマット２第３図（ａ）は本発明の第２の
基本構成図，第３図（ｂ）は第２の基本構成のパケ・ン
トフォーマントである。[Means for Solving the Problems] FIG. 1 is a diagram showing the basic configuration of the present invention. FIG. 2 (a) is a first basic configuration diagram of the present invention. FIG. 2(b) shows the first basic configuration of package 1 to format 2. FIG. 3(a) shows the second basic configuration of the present invention, and FIG. 3(b) shows the package of the second basic configuration. It is a formant.

第１図乃至第３図において、１は第１パケット転送部，
２は第２パケソＩ〜転送部１　３ば入力バス。In FIGS. 1 to 3, 1 is a first packet transfer unit;
2 is the second Pakeso I to transfer unit 1; 3 is the input bus;

４は出力バス，５はバッファメモリを表す。4 represents an output bus, and 5 represents a buffer memory.

また、第１図の第１パケット転送部１において１０はバ
ッファメモリ選択回路，１１はパンツアメモリ故障検出
回路．１２は入力バケノト保持部１３は迂回表示手段で
あり，第２バケツＩ・転送部２において２１は受信バケ
ソｉ・保持部，２２は迂回判別手段，２３は選択手段，
２４は迂回バケント転送手段を表す。In the first packet transfer unit 1 shown in FIG. 1, 10 is a buffer memory selection circuit, and 11 is a panzer memory failure detection circuit. Reference numeral 12 denotes an input bucket note holding unit 13 as a detour display means, in the second bucket I/transfer unit 2, 21 is a reception bucket i/holding unit, 22 is a detour determining means, 23 is a selection means,
24 represents a detour backent transfer means.

第２図（ａ）および第３図（ａ）には第１図の原理に基
づいた２つの方式を実現するための第１パケット転送部
と第２パケット転送部の基本構成が示されている。2(a) and 3(a) show the basic configurations of the first packet transfer unit and the second packet transfer unit for realizing the two methods based on the principle of FIG. 1. .

第２図（ａ）には第１図に含まれない要素が示されその
中の第１パケット転送部１に１４〜１７があり、１４は
収容部（ＬＳ）を選択するＬＳ選択回路、１５はヘッダ
解析回路、１６は迂回情報付加手段、１７は迂回情報除
去手段である。また、第２パケット転送部２には２５〜
２７があり、２５は収容部を選択するＬＳ選択回路、２
６はヘッダ解析回路、２７はバッファメモリ選択回路、
２８はフラグ除去手段である。FIG. 2(a) shows elements not included in FIG. 1, and among them, the first packet transfer section 1 includes 14 to 17, 14 is an LS selection circuit for selecting an accommodating section (LS), and 15 16 is a header analysis circuit, 16 is a detour information adding means, and 17 is a detour information removing means. Further, the second packet transfer unit 2 includes 25 to 25
27, 25 is an LS selection circuit for selecting a storage section, 2
6 is a header analysis circuit, 27 is a buffer memory selection circuit,
28 is a flag removing means.

また、第３図（ａ）には第１図及び第２図（ａ）に含ま
れない要素が示され、第１パケット転送部１において、
１８は経路情報付加手段、１９は転送回路であり、第２
パケット転送部２において２９は比較手段、３０はパケ
ット転送手段である。Further, FIG. 3(a) shows elements not included in FIGS. 1 and 2(a), and in the first packet transfer unit 1,
18 is a route information adding means, 19 is a transfer circuit, and the second
In the packet transfer section 2, 29 is a comparison means, and 30 is a packet transfer means.

本発明は第１パケット転送部において収容部から入力し
たパケットを宛先へ転送する時に、宛先１ の出力バスに接続したバッファメモリの状態を検出して
異常が発生している場合は転送先を変更すると共にパケ
ットに迂回表示を付加して変更したバッファメモリに転
送し、第２パケット転送部でバッファメモリから受信し
たパケットに迂回表示が含まれていると、そのパケット
を対の構成をとる第１パケット転送部に転送し、そこか
らさらに本来の宛先に向けてパケットの転送を行うもの
である。The present invention detects the state of the buffer memory connected to the output bus of destination 1 when the first packet transfer section transfers the packet input from the storage section to the destination, and changes the transfer destination if an abnormality has occurred. At the same time, a detour indication is added to the packet and transferred to the modified buffer memory, and if the packet received from the buffer memory in the second packet transfer unit includes a detour indication, the packet is transferred to the first The packet is transferred to the packet transfer unit, and from there the packet is further transferred to the original destination.

［作用］ 第１図について説明すると、第１バケｙ　ｌ・転送部１
は従来例（第７図）のＰＤに対応するもので。[Operation] To explain FIG. 1, the first bucket/transfer section 1
corresponds to the PD of the conventional example (Fig. 7).

外部入力バスを介して収容部からパケットを入力パケッ
１〜保持部１２で受は取ると、バッファメモリ選択回路
１０はそのヘッダに基づいて宛先（宛先に接続する出力
バス）のバッファメモリのアドレスを入力バス３に含ま
れたアドレス線に出力してバッファメモリを選択する。When input packets 1 to 12 receive packets from the storage unit via the external input bus, the buffer memory selection circuit 10 selects the buffer memory address of the destination (output bus connected to the destination) based on the header. The buffer memory is selected by outputting to the address line included in the input bus 3.

一方、バッファメモリ故障検出回路１１では指定された
バッフアメ２ モリの故障（障害、輻較等による異常）か否娃入力バス
３の制御線により検出する。選択したバッファメモリが
故障であることが検出されると、バッファメモリ選択回
路１０に対して選択光を変更する指示を発生すると共に
迂回表示手段１３を駆動する。On the other hand, the buffer memory failure detection circuit 11 detects a failure (failure, abnormality due to comparison, etc.) of the designated buffer memory based on the control line of the input bus 3. When it is detected that the selected buffer memory is defective, an instruction to change the selection light is issued to the buffer memory selection circuit 10, and the detour display means 13 is driven.

これによりバッファメモリ選択回路１０は本来の宛先と
異なるバッファメモリのアドレスを指示する出力を発生
し、入力バス３に対して迂回表示が付加されたパケット
が送信される。As a result, the buffer memory selection circuit 10 generates an output indicating an address of a buffer memory different from the original destination, and a packet to which a detour indication is added is transmitted to the input bus 3.

本来の宛先以外のバッファメモリ５に迂回表示が付され
たパケットが格納された後、第２パケット転送部２（従
来例のＳＤに対応する）において。After the packet with the detour indication is stored in the buffer memory 5 other than the original destination, in the second packet transfer unit 2 (corresponding to the conventional SD).

そのパケットをバッファメモリ５から取り出すと受信パ
ケット保持部２１に格納される。この受信パケットに迂
回表示が付されているか否かを迂回判別手段２２におい
て判別し、迂回表示を検出すると２選択手段２３を切替
えて（第１図の選択手段の状態）、その受信パケットを
迂回パケット転送手段２４を介して第１パケット転送部
１の入力パケット保持部１２に転送する。迂回表示が検
出されないと、この第２パケット転送部２を宛先とする
パケットであるものとして、外部出力バスに接続された
宛先の収容部に向けてこの受信パケットを転送する。When the packet is taken out from the buffer memory 5, it is stored in the received packet holding section 21. The detour determination means 22 determines whether or not a detour indication is attached to this received packet, and when a detour indication is detected, the 2 selection means 23 is switched (state of the selection means in FIG. 1) to detour the received packet. The packet is transferred to the input packet holding section 12 of the first packet transfer section 1 via the packet transfer means 24. If the detour indication is not detected, the received packet is assumed to be destined for the second packet transfer unit 2 and is transferred to the destination storage unit connected to the external output bus.

迂回したパケットが入力された第１パケット転送部１で
は２通常の収容部から入力したパケットと同様にそのパ
ケットに含まれたヘッダに基づいて、宛先のバッファメ
モリ５に転送するために上記と同様の動作を行う。The first packet transfer unit 1 to which the detoured packet was input transfers it to the destination buffer memory 5 based on the header included in the packet, similar to the packet input from the normal storage unit 2. perform the following actions.

次に、第２図（，１）に示す第１の基本回路の作用を説
明する。Next, the operation of the first basic circuit shown in FIG. 2(,1) will be explained.

第２図（ａ）の第１パケット転送部１　（ＰＤで表示）
のＬＳ選択回路１４は外部入力バスに接続する複数の収
容部（バッファメモリ）に対してアドレス（従来と同様
にアドレス線から出力する）を発生して、順次それぞれ
に格納されたパケットの有無を問い合わせて、パケット
があれば送信を起動させる。外部入力バスを介して収容
部（ＬＳ）から入力されるパケットフォーマットは第２
図（ｂ）のＡ、に示すれ、パケノ１−レヘルヘソタ（Ｌ
ＣＮ）とＤＡＴＡとで構成される。First packet transfer unit 1 in Figure 2(a) (displayed in PD)
The LS selection circuit 14 generates addresses (outputted from address lines as in the past) for a plurality of storage units (buffer memories) connected to an external input bus, and sequentially determines the presence or absence of packets stored in each of them. Inquire, and if there is a packet, start transmission. The packet format input from the storage unit (LS) via the external input bus is the second
As shown in A of Figure (b),
CN) and DATA.

このような構成のパケットが入力されると、ヘッダ解析
回路１５において宛先を表すヘッダ（ＬＣＮ）を解析し
、転送すべき出力バスが決定される。決定された出力バ
ス（バッファメモリ）に接続されたバッファメモリを指
示するアドレスがバッファメモリ選択回路１０から出力
され５通常は第２図（ｂ）のＢ、に示すパケットフォー
マットのパケットがパケット入力バスに送信される。す
なわち、迂回フラグＦとＬＣＮ、ＤＡＴＡとで構成され
２通常の転送動作の場合迂回フラグＦはリセッ１−（”
０”）されている。When a packet having such a configuration is input, the header analysis circuit 15 analyzes the header (LCN) representing the destination, and determines the output bus to which the packet should be transferred. An address indicating the buffer memory connected to the determined output bus (buffer memory) is output from the buffer memory selection circuit 10, and normally a packet having the packet format shown in B in FIG. 2(b) is sent to the packet input bus. sent to. That is, it consists of a detour flag F, LCN, and DATA. 2 In normal transfer operation, the detour flag F is reset 1-("
0”).

ところが、何らかの理由（例えば、障害、輻較等で）パ
ンツアメモリ故障検出回路１１により故障であることが
検出されると、バッファメモリ選択回路１０が指示する
アドレスを変更して他の出力バスに接続されるバッファ
メモリを選択させる。However, if a failure is detected by the panzer memory failure detection circuit 11 for some reason (for example, due to a failure, comparison, etc.), the address specified by the buffer memory selection circuit 10 is changed and the address is transferred to another output bus. Select the buffer memory to be connected.

同時に迂回情報付加手段１６を駆動して、迂回フラグＦ
をセット（“１°′）シ、さらに１本来転送５ すべき出力バスを示すバス番号（ＢＵＳ−ＮＯ）をヘッ
ダとして付加し１選択された他のバッファメモリに第２
図（ｂ）のＣ２に示すフォーマン１〜のパケットを転送
する。At the same time, the detour information adding means 16 is driven to set the detour flag F.
Set (“1°’), and add a bus number (BUS-NO) indicating the output bus to be transferred as a header, and transfer the second to the selected other buffer memory.
The packets from Forman 1 shown at C2 in FIG. 3(b) are transferred.

第２バケノＩ・転送部（ＳＤ）２では、バッファメモリ
選択回路２７からアドレスを送出して順番にバッファメ
モリに問い合わせをして、パケットが格納されていると
送信動作を起動させる。こうして受信されたパケットの
迂回フラグＦが七シｌ−されていないと１通常パケット
とじてヘッダ解析回路２６による解析結果に従って転送
すべき収容部（Ｌ　Ｓ　）を決定し、ＬＳ選択回路２５
からその収容部（ＬＳ）を指定してフラグ除去手段２８
においてフラグＦを除去したパケットが転送される。In the second bucket I/transfer unit (SD) 2, the address is sent from the buffer memory selection circuit 27, the buffer memories are inquired in order, and when a packet is stored, a transmission operation is activated. If the detour flag F of the received packet is not set to 7, the packet is treated as a normal packet and the storage unit (LS) to which it should be transferred is determined according to the analysis result by the header analysis circuit 26, and the LS selection circuit 25
The flag removing means 28 specifies the storage section (LS) from
The packet from which flag F has been removed is transferred.

もし、ヘッダ解析回路２６で受信したパケットの迂回フ
ラグがセントされていることを検出するとそのパケット
は迂回パケット転送手段２４により対応する第１バケソ
ｉ・転送部１　（ＰＤ）に転送される。If the header analysis circuit 26 detects that the detour flag of the received packet is set, the detour packet transfer means 24 transfers the packet to the corresponding first bucket transfer unit 1 (PD).

第１バケント転送部１では、その迂回パケット６ 転送手段２４により第２パケット転送部２から迂回パケ
ットを受信すると、付加されている迂回フラグと出力バ
スヘシダを迂回情報除去手段１７により除去し、その出
力バスヘッダが示す出力バスに接続されたバッファメモ
リに転送する。この時。When the first packet transfer section 1 receives the detour packet from the second packet transfer section 2 by the transfer means 24, the detour information removing means 17 removes the added detour flag and output bus header, and outputs the detour packet 6. Transfer to the buffer memory connected to the output bus indicated by the bus header. At this time.

何らかの理由で、再び他の出力バスに転送する場合には
、上記の迂回情報付加手段１６により迂回フラグをセラ
１〜し、さらに本来転送すべき出力バスを示すヘッダを
バケンＩ−に付加し、その他の出力バスに接続されたバ
ッファメモリを選択してパケットを転送する。If for some reason the data is to be transferred to another output bus again, the detour information adding means 16 sets the detour flag to Sera 1~, and further adds a header indicating the output bus to which the data should originally be transferred to Baken I-. Select a buffer memory connected to another output bus to transfer the packet.

次に第３図（ａ）に示す第２の基本構成図の作用を説明
する。Next, the operation of the second basic configuration diagram shown in FIG. 3(a) will be explained.

第２図（ａ）と同様に第１バケント転送部１（ＰＤ）が
収容部（ＬＳ）からバケツ１−を取り込むと第３図（ｂ
）のＡ、に示すフォーマットのパケットが入力される。When the first bucket transfer section 1 (PD) takes in the bucket 1- from the storage section (LS) in the same way as in FIG. 2(a), as shown in FIG.
) A packet in the format shown in A is input.

ヘッダ解析回路１５においてパケットヘッダをみて転送
すべき出力バスが決定されると２通常、経路情報付加手
段１８によりその出力バスアドレス（ＳＤアドレスとい
う、ＳＤ：第２パケット転送部）を示すヘッダを付加し
て、その出力バスに接続されるバッファメモリに転送す
る。When the header analysis circuit 15 determines the output bus to be transferred by looking at the packet header, the route information adding means 18 usually adds a header indicating the output bus address (SD address, SD: second packet transfer unit). and transfers it to the buffer memory connected to that output bus.

この時１何らかの理由（例えば、障害、輻幀等）により
、該当するバッファメモリが故障であることを検出する
と、バッファメモリ選択回路１０から出力されたアドレ
スを他の出力バスに接続されたバッファメモリを指示す
るようアドレスを変更し、同時に経路情報付加手段１８
により本来転送すべき宛先の出力バスアドレス（ＳＤア
ドレス）を表すへシダをパケットに付加し、変更された
他の出力バスに接続されたバッファメモリに第２図（ｂ
）のＢ、に示ずフォーマットのバケントヲ転送する。At this time 1, if it is detected that the corresponding buffer memory is malfunctioning for some reason (for example, failure, congestion, etc.), the address output from the buffer memory selection circuit 10 is transferred to the buffer memory connected to another output bus. At the same time, the route information adding means 18
Adds a tag to the packet that represents the output bus address (SD address) of the destination to which it should originally be transferred, and stores it in the buffer memory connected to the other changed output bus as shown in Figure 2 (b).
), the format shown in B is not shown.

第２パケシＩ・転送部２　（ＳＤ）では、比較手段２９
において予め設定されている自己アドレスと入力された
パケットに付加されたＳＤアドレスを比較し、パケット
転送手段３０ではその比較結果をもとに、一致していれ
ばこのヘッダを除去して所定の収容部（ＬＳ）に転送し
、不−・致の場合はその第２パケツＩ・転送部２　（Ｓ
Ｄ）に対応する（対の構成をとる）第１パケット転送部
１（ＰＤ）に接続する迂回パケット転送手段２４に対し
てそのパケットを転送する。In the second package I/transfer section 2 (SD), the comparison means 29
, the self-address set in advance and the SD address added to the input packet are compared, and based on the comparison result, the packet transfer means 30 removes this header and transfers the header to a predetermined accommodation based on the comparison result. If the packet is not accepted, the second packet is transferred to the forwarding section 2 (LS).
The packet is transferred to the detour packet transfer means 24 connected to the first packet transfer unit 1 (PD) corresponding to D) (configured as a pair).

また、第１パケット転送部１　（ＰＤ）では、第２パケ
ット転送部２から迂回パケットを受信すると、先の第１
パケット転送部１で付加されたヘッダ（ＳＤアドレス）
をもとに出力バスを選択し。In addition, when the first packet transfer unit 1 (PD) receives a detour packet from the second packet transfer unit 2, the first packet transfer unit 1 (PD)
Header added by packet transfer unit 1 (SD address)
Select the output bus based on.

その出力バスに接続されるバッファメモリに転送する。Transfer to a buffer memory connected to that output bus.

この時、何らかの理由により、再び他の出力バスに転送
する場合は、そのまま（再びＳＤアドレスを付は直す必
要はない）その他の出力バスに接続されるバッファメモ
リを選択してパケットを転送する。At this time, if for some reason the packet is to be transferred to another output bus again, the buffer memory connected to the other output bus is selected as is (there is no need to reassign the SD address) and the packet is transferred.

このようにして、本発明の各構成により障害や輻較が発
生した場合にも、迂回転送が可能となりノンストップス
イッチが実現できる。In this way, even when a failure or a conflict occurs, the various configurations of the present invention enable detour transfer and realize a non-stop switch.

［実施例］ 第４図は第１の実施例構成図、第５図は第２の実施例構
成図、第６図は本発明による迂回動作の９ 具体例を示す図である。[Embodiment] FIG. 4 is a block diagram of a first embodiment, FIG. 5 is a block diagram of a second embodiment, and FIG. 6 is a diagram showing nine specific examples of a detour operation according to the present invention.

第４図の第１の実施例は第２図（ａ）に示す第１の基本
構成図に対応する実施例構成であり２図において　４０
は第１パケット転送部（ＰＤ）、４１は第２バケント転
送部（ＳＤ）を表す。The first embodiment shown in FIG. 4 has an embodiment configuration corresponding to the first basic configuration diagram shown in FIG. 2(a), and in FIG.
41 represents a first packet transfer unit (PD), and 41 represents a second packet transfer unit (SD).

第１の実施例の動作を動作順に以下に説明する。The operation of the first embodiment will be explained below in order of operation.

■第１パケット転送部４０は、ＬＳ選択回路４１０によ
り収容部（ＬＳ）を順番にスキャンしてパケットを持つ
収容部からバケツ１−（第２図（ｂ）の八　のフォーマ
ットを持つ）を取り込み、ヘッダレジスタ４０１に複写
したヘッダ（ＬＣＮ）をヘッダテーブルＲＡＭ４０４を
参照することによりヘッダに対応するバッファメモリア
ドレスが得られ、バッファメモリアドレスカウンタ４０
６にセットされると共に同じ内容がバス番号（Ｂｕｓ−
ＩＪＯ）レジスタ４０５に設定される。■The first packet transfer unit 40 sequentially scans the storage units (LS) using the LS selection circuit 410 and imports bucket 1- (having the format 8 in FIG. 2(b)) from the storage unit that has the packet. By referring to the header table RAM 404 for the header (LCN) copied to the header register 401, the buffer memory address corresponding to the header is obtained, and the buffer memory address counter 40
6 and the same content is set to bus number (Bus-
IJO) register 405.

■バッファメモリー１０アドレスカウンタ４０６の出力
は入力バスのアドレス線（第４図の右端）に出力されて
、バッファメモリの選択を行うと共に、バッファメモリ
状態監視ＲＡＭ４０７に０ 供給され転送先のバッファメモリの状態を調べる。■The output of the buffer memory 10 address counter 406 is output to the address line of the input bus (right end in Figure 4) to select the buffer memory, and is also supplied to the buffer memory status monitoring RAM 407 to indicate the transfer destination buffer memory. Check the condition.

バッファメモリ状態監視ＲＡＭ４０７にはバッファメモ
リ状態通知バスから正常状態か、故障状態（輻較状態等
の転送できない状態を含む）かの何れであるかの通知を
受は取って保持しており。The buffer memory status monitoring RAM 407 receives and holds notification from the buffer memory status notification bus whether the buffer memory is in a normal state or in a failure state (including a state in which transfer is not possible such as a comparison state).

正常であれば、“０“が出力され、ヘッダ付加回路４０
３において、第２図（ｂ）のＢ、に示すように迂回フラ
グＦを“０“とじたフォーマットのパケットが転送され
る。If it is normal, “0” is output and the header addition circuit 40
At step 3, a packet with a format in which the detour flag F is set to "0" is transferred as shown at B in FIG. 2(b).

■もし、バッファメモリアドレスカウンタ４０６から出
力したアドレスに対応するバッファメモリが異常状態で
あると、その出力（例えば“１゛の出力）がバッファメ
モリアドレスカウンタ４０６に入力してそのアドレスの
値をカウントアツプ（＋１）して、隣接する出力バスの
バッファメモリ（迂回先）を選択する。これと同時にヘ
ッダ付加回路４０３に対し迂回フラグＦを“ｌ”にセッ
トする指示が与えられると共に、ゲート回路４２０をオ
ンに駆動してバス番号レジスタ４０５の出力がヘッダ付
加回路４０３に入力して、第２図（ｂ）のＣ１に示すフ
ォーマットのパケットが入力バスから送信されて、迂回
先のバッファメモリに蓄積される。■If the buffer memory corresponding to the address output from the buffer memory address counter 406 is in an abnormal state, its output (for example, an output of "1") is input to the buffer memory address counter 406 and the value of that address is counted. At the same time, an instruction is given to the header addition circuit 403 to set the detour flag F to "1", and the gate circuit 420 is turned on, the output of the bus number register 405 is input to the header addition circuit 403, and a packet in the format shown in C1 in FIG. 2(b) is transmitted from the input bus and stored in the detour destination buffer memory. be done.

■第２パケット転送部４１のバッファメモリアドレスカ
ウンタ４１１ば、出力バスに接続されたバッファメモリ
を順番にスキャンしてパケットを持つバッファメモリか
らパケットを取り込み、遅延バッファ４１２に入力する
と共に迂回フラグＦとパケットヘッダ（ＬＣＮ）をそれ
ぞれフラグレジスタ４１３．ヘッダレジスタ４１４へも
同時に入力する。遅延バッファ４１２における遅延時間
の間にフラグレジスタ４１３の迂回フラグを調べる。■The buffer memory address counter 411 of the second packet transfer unit 41 sequentially scans the buffer memories connected to the output bus, takes in the packet from the buffer memory that has the packet, inputs it to the delay buffer 412, and sets the detour flag F. Each packet header (LCN) is stored in a flag register 413. It is also input to the header register 414 at the same time. During the delay time in delay buffer 412, the detour flag in flag register 413 is checked.

■迂回フラグが“’０”（正常）の場合は、ヘッダレジ
スタ４１４のヘッダを解析してＬＳ選択回路４１９によ
り所定の収容部を選択（アドレスを出力）シ、遅延バッ
ファ４１２から転送制御回路４１５へ入力したパケット
をフラグ除去回路４１８でフラグを除去した後外部出力
バスから転送する。■If the detour flag is "0" (normal), the header in the header register 414 is analyzed, the LS selection circuit 419 selects a predetermined storage section (outputs the address), and the delay buffer 412 transfers the data to the transfer control circuit 415. A flag removal circuit 418 removes the flag from the packet input to the packet, and then transfers it from the external output bus.

■迂回フラグが”１”（異常）の場合は、フラグレジス
タ４１３の検出出力により転送制御回路４１５において
パケットを収容部に転送せず、迂回パケット転送バス４
１６を介してバッファメモリ４１７に入力する。■When the detour flag is "1" (abnormal), the transfer control circuit 415 does not transfer the packet to the storage unit according to the detection output of the flag register 413, and the detour packet transfer bus 4
16 to the buffer memory 417.

■第１パケット転送部４０では、ＬＳ選択回路４１０に
より収容部（Ｌ　Ｓ　）をスキャンする順番中にバッフ
ァメモリ４１７も含めて、順番が来るとバッファメモリ
４１７から迂回情報除去手段４０８に入力する。(2) In the first packet transfer unit 40, the LS selection circuit 410 includes the buffer memory 417 in the order in which the storage unit (L S ) is scanned, and when the turn comes, inputs information from the buffer memory 417 to the detour information removal unit 408 .

■迂回情報除去手段４０８に迂回パケットが到着すると
、その時実行中の他のパケットの転送動作の終了後に次
の動作■を行う。(2) When a detour packet arrives at the detour information removal means 408, the next operation (2) is performed after the other packet transfer operation being executed at that time is completed.

■迂回情報除去手段４０８では、上記■で付加された迂
回フラグＦと出力バス番号（ＢｔｌＳ−Ｎｏ）を除去し
、ヘッダの出力バス番号が示すバッファメモリをバッフ
ァメモリアドレスカウンタ４０６で選択しパケットを転
送する。この時、正常転送（迂回しない転送）が可能で
あれば、転送するパケットは第１（ｂ）のＢ、のフォー
マットに戻る。■The detour information removal means 408 removes the detour flag F and the output bus number (BtlS-No) added in the above (■), selects the buffer memory indicated by the output bus number of the header with the buffer memory address counter 406, and outputs the packet. Forward. At this time, if normal transfer (transfer without detouring) is possible, the packet to be transferred returns to the format of B in 1(b).

３ ［相］上記の■の動作でヘッダ（バス番号）が示すバッ
ファメモリが再度故障していた場合には、再度側のバッ
ファメモリをバッファメモリアドレスカウンタ４０６を
カウントアンプして選択してパケットを転送する。この
時、バケンＩ・ば第２図（ｂ）のＣ９のフォーマノ］・
（迂回フラグＦは“’１”）で転送される。3 [Phase] If the buffer memory indicated by the header (bus number) has failed again in the operation of ■ above, the buffer memory on the side is selected again by counting and amplifying the buffer memory address counter 406 and the packet is sent. Forward. At this time, the formano of C9 in Bakken I and Figure 2 (b)]
(The detour flag F is "'1") and is transferred.

なお、上記第１パケット転送部４０と第２パケット転送
部４１に設げられた遅延バッファメモリ４０２．４１２
はそれぞれへンダ解析や２迂回動作に要する時間だりパ
ケットの出力を遅らせるために設けられている。Note that delay buffer memories 402 and 412 provided in the first packet transfer unit 40 and the second packet transfer unit 41
are provided to delay the time required for the hender analysis and two-way detour operation, and the output of the packet.

このようにして、異常（故障や輻軽）シたバッファメモ
リを迂回するパケット交換が可能となる。In this way, it is possible to exchange packets that bypass the buffer memory in the event of an abnormality (failure or congestion).

次に第５図に示す第２の実施例を説明する。Next, a second embodiment shown in FIG. 5 will be described.

第５図は、第３図（ａ）に示す第２の基本構成に対応す
る実施例構成であり１図において、５０は第１パケット
転送部（ＰＤ）、５１ば第２パケット転送部（ＳＤ）を
表す。FIG. 5 shows an embodiment configuration corresponding to the second basic configuration shown in FIG. 3(a). In FIG. ) represents.

第２の実施例の動作を動作順に以下に説明する。The operation of the second embodiment will be explained below in order of operation.

４ ■上記第４図の動作説明の■と同様に、第１パケット転
送部５０は、ＬＳ選択回路５０９により収容部（ＬＳ）
を順番にスキャンして、パケットを持つ収容部からパケ
ット（第３図（ｂ）のＡ、のフォーマンＩ・を持つ）を
取り込み、ヘッダレジスタ５０１に複写したヘッダ（Ｌ
ＣＮ）をヘッダテーブルＲＡＭ５０４を参照することに
まりヘッダに対応するバッファメモリアドレスを得て、
バッファメモリアドレスカウンタ５０６にセットされる
。4 ■Similar to (■) in the operation description in FIG.
are sequentially scanned, the packet (having the Forman I of A in FIG.
CN) to the header table RAM 504 to obtain the buffer memory address corresponding to the header,
Set in buffer memory address counter 506.

この時のバッファメモリアトレスを、出力バスを表すア
ドレス（ＳＤアドレスという）として５ｔ）−ＮＯレジ
スタ５０５にセットされる。The buffer memory address at this time is set in the 5t)-NO register 505 as an address representing the output bus (referred to as an SD address).

■バッファメモリ＃尋−アドレスカウンタ５０６の出力
は入力バスのアドレス線に出力されて。■Buffer memory #--The output of the address counter 506 is output to the address line of the input bus.

バッファメモリの選択を行うと共に、第１の実施例と同
様のバッファメモリ状態監視ＲＡＭ５０７で各バッファ
メモリの状態が保持され、正常であれば、　５Ｄ−Ｎｏ
　レジスタ５０５にセットされた番号が付加されて第２
図（ｂ）のＢ、に示すフォーマノＩ・で選択されたバッ
ファメモリにパケットが転送される。In addition to selecting a buffer memory, the status of each buffer memory is maintained in the buffer memory status monitoring RAM 507 similar to the first embodiment, and if it is normal, 5D-No.
The number set in the register 505 is added to the second
The packet is transferred to the buffer memory selected by the formano I shown in FIG.

■もし１選択されたバッファメモリが異常状態の場合に
は、その出力（例えば１“の出力）がハ゛ソファメモリ
アドレスカウンタ５０６に入力してそのアドレスの（直
をカランＩ・アンプ（＋１）Ｌ。■If the buffer memory selected as 1 is in an abnormal state, its output (for example, an output of 1) is input to the high sofa memory address counter 506, .

て１隣接する出力バスのバッファメモリ（、迂回先）を
選択する。この時、　５Ｄ−ＮＯレジスタ５０５にセッ
トされた本来転送すべき出力バスを表す出力パスアドレ
スがヘッダ付加回路５０３でパケットに付加されて、第
２１ＥＪ（ｂ）のＢ、に示ずフォーマット（正常の場合
と同じ）で、迂回先のバッファメモリに転送される。to select the buffer memory (detour destination) of one adjacent output bus. At this time, the output path address that is set in the 5D-NO register 505 and represents the output bus that should originally be transferred is added to the packet by the header addition circuit 503, and the format (normal ), the data is transferred to the detour destination buffer memory.

■第２パケット転送部５Ｉのバッファメモリアドレスカ
ウンタ５１１は、出力バスに接続されたバッファメモリ
を順番にスキャンしてパケットを持つバッファメモリか
らパケットを取り込み、遅延バッファ５１２に入力する
と共にヘッダに付加サレタ５Ｄ−ＮＯ（出力バスアドレ
ス）とパケットヘッダ（ＬＣＮ）をそれぞれ５Ｄ−ＮＯ
レジスタ５１３ヘツダレジスタ５１４へも同時に入力す
る。ＳＤアドレスレジスタ５２０には予めこの第２パケ
ット転送部５１が接続された出力バスアドレス（番号）
が設定されており、そのアドレスと５Ｄ−Ｎｏ　レジス
タ５１３のアドレスとを比較器５１５で比較する。■The buffer memory address counter 511 of the second packet transfer unit 5I sequentially scans the buffer memories connected to the output bus, takes in the packet from the buffer memory that has the packet, inputs it to the delay buffer 512, and adds the sales address to the header. 5D-NO (output bus address) and packet header (LCN) respectively.
It is also input to register 513 and header register 514 at the same time. The SD address register 520 stores in advance the output bus address (number) to which this second packet transfer unit 51 is connected.
is set, and the comparator 515 compares the address with the address of the 5D-No register 513.

■転送制御回路５１６では、上記の比較器５１５から一
致結果が入力されると、遅延バッファ５１２から出力さ
れたパケットが本来の転送先（この第２パケット転送部
５１）に入力したものとしてそのパケットをヘッダ除去
回路５１９に供給してＳＤアドレスを除去し、ヘッダレ
ジスタ５１４に格納された元のパケットヘッダを解析し
てＬ　Ｓ選択回路５２１により対応する収容部（ＬＳ）
を選択してパケットを転送する。■When the match result is input from the comparator 515, the transfer control circuit 516 assumes that the packet output from the delay buffer 512 has been input to the original transfer destination (this second packet transfer unit 51). is supplied to the header removal circuit 519 to remove the SD address, the original packet header stored in the header register 514 is analyzed, and the LS selection circuit 521 selects the corresponding storage section (LS).
Select to forward the packet.

■上記の比較器５１５から不一致の結果を出力されると
、入力パケットは本来の転送先に到着したものではなく
迂回パケットであるものとして転送制御回路５１６は、
遅延バッファ５１２から出力したパケットを迂回パケッ
ト転送バス５１７を介して第１パケット転送部５０に送
るためにバラ７ ファメモリ５１８に入力する。■When a non-matching result is output from the comparator 515, the transfer control circuit 516 assumes that the input packet has not arrived at the original transfer destination but is a detour packet.
The packet output from the delay buffer 512 is input to the buffer memory 518 in order to be sent to the first packet transfer unit 50 via the detour packet transfer bus 517.

■第１パケット転送部５０では、対応する第２バケッｌ
−転送部５１から迂回されたパケットをＬＳ選択回路５
０９のスキャンによりバッファメモリ５１８から受信す
ると、実行途中の他のパケット転送動作を出力した後９
次の■の動作を行う。■The first packet transfer unit 50 transfers the corresponding second packet
- LS selection circuit 5 transfers packets bypassed from transfer unit 51
When received from the buffer memory 518 by scanning 09, after outputting other packet transfer operations in progress,
Perform the following ■ operation.

■迂回パケットに付加されているＳＤアドレスヘッダ（
ＳＤ−Ｎｏ　）を含むヘッダがヘッダレジスタ５０１に
入力すると、セレクタ５０８でＳＤアドレスが示されて
いるヘッダレジスタ５０１が選択されて、バッファメモ
リアドレスカウンタ５０Ｇによりバッファメモリを選択
し、ヘッダ付加回路５０３でＳＤアドレスがヘッダに付
加されて、上記■と同様にパケットが転送される。■SD address header added to the detour packet (
When a header containing an SD-No. The SD address is added to the header, and the packet is transferred in the same manner as in (2) above.

■上記■の動作において、ＳＤアドレスが示す出力バス
に接続されているバッファメモリが再度故障していた場
合には、再度別のバッファメモリをバッファメモリアド
レスカウンタ５０６で選択して、そのまま（再度ＳＤア
ドレスを付は直すことなく）転送される。■In the operation of ■ above, if the buffer memory connected to the output bus indicated by the SD address has failed again, another buffer memory is selected again using the buffer memory address counter 506, and the buffer memory connected to the output bus indicated by the SD address is (without re-addressing).

８ 第６図に本発明による迂回動作の具体例を示す。8 FIG. 6 shows a specific example of the detour operation according to the present invention.

第６図のＰＤＩ〜ＰＤ４およびＳＤＩ〜ＳＤ４は本発明
による第１パケット転送部と第２パケット転送部を表し
、その他の収容部（ＬＳ＃１　　＃２・・）、入力バス
、出力バス、格子点のバッファメモリ等の全体構成はバ
スマトリックスサイズが４×４の場合の従来例の構成（
第７図）に相当する。PDI to PD4 and SDI to SD4 in FIG. 6 represent the first packet transfer unit and second packet transfer unit according to the present invention, and other storage units (LS#1, #2, etc.), input bus, output bus, grid The overall configuration of the point buffer memory, etc. is the conventional configuration when the bus matrix size is 4 x 4 (
(Fig. 7).

ここで、ＰＤＩ、ＳＤＩに接続する外部入力バスに接続
する収容部ＬＳ＃２からＳＤ２の収容部ＬＳ＃１を宛先
としてパケットを送信すると、ＰＤｌにおいて宛先の出
力バス２ｂ（第２パケット転送部ＳＤ２に接続）と接続
するバッファメモリを選択してパケットを転送しようと
する。しかし。Here, when a packet is transmitted from the storage unit LS#2 connected to the external input bus connected to the PDI and SDI to the storage unit LS#1 of the SD2, the destination output bus 2b (the second packet transfer unit SD2 ) and select the buffer memory to connect to and try to transfer the packet. but.

バッファメモリ１２ｃが異常状態であったとすると、迂
回動作が行われ、出力バス３ｂと交差するバッファメモ
リ１３ｃにパケットが転送される。If the buffer memory 12c is in an abnormal state, a detour operation is performed and the packet is transferred to the buffer memory 13c which intersects with the output bus 3b.

そのパケットは出力バス３ｂに接続する第２パケット転
送部ＳＤ３で受信され、そこで迂回パケットであること
を識別すると、対応する第１パケット転送部ＰＤ３から
本来の宛先である出力バス２ｂに接続したバッファメモ
リ３２Ｃに転送する。The packet is received by the second packet transfer unit SD3 connected to the output bus 3b, and when it is identified as a detour packet, the packet is transferred from the corresponding first packet transfer unit PD3 to the buffer connected to the output bus 2b, which is the original destination. Transfer to memory 32C.

このバッファメモリ３２ｃのパケットは出力バス２ｂに
接続した第２パケット転送部ＳＤ２により読み取られる
。この第２パケット転送部ＳＤ２から宛先である収容部
ＬＳ＃１を選択してパケットが転送される。The packets in the buffer memory 32c are read by the second packet transfer unit SD2 connected to the output bus 2b. From this second packet transfer unit SD2, the destination storage unit LS#1 is selected and the packet is transferred.

［発明の効果］ 本発明によればバスマトリックス型のパケット交換スイ
ッチにおいて障害、輻較が発生した場合にも迂回転送が
可能となり、従来のように二重化構成を設けることなく
ノンストップスイッチを実現することができる。従って
、パケット交換スイッチを低コストで信頼性の向上が達
成される。[Effects of the Invention] According to the present invention, detour transfer is possible even when a failure or congestion occurs in a bus matrix type packet switching switch, and a nonstop switch is realized without providing a duplex configuration as in the past. be able to. Therefore, improved reliability of the packet switching switch is achieved at lower cost.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理構成図、第２図（ａ）は本発明の
第１の基本構成図、第２図（ｂ）は第１の基本構成のバ
ケツ１−フォーマット、第３図（ａ）は本発明の第２の
基本構成図、第３図（ｂ）ば第２の基本構成のパゲンｌ
”フォーマット、第４図は第１の実施例構成図、第５図
は第２の実施例構成図、第６図は本発明による迂回動作
の具体例を示す図、第７図は従来例の構成図である。 第１図中。 １：第１パゲント転送部 ２：第２パケット転送部 ３−人力バス ４：出力パス ５：ハッファメモリ １０：バ、ンファメモリ選択回路 １１：ハノファメモリ故障検出回路 １２：入カバゲント保持部 １３：迂回表示手段 ２１：受信パケット保持部 ２２：迂回判別手段 ２３；選択手段 ２４：迂回バケント転送手段 く ω ゝＵ−ン／ ２８３− ＰＤ：茶−ハ゛グｙＦ悸送徘 ＳＤ：茶ニバケ・クト仁送（９ ＬＳ、端末／私送ｌ洲丈塔・仰 ―　　：　バーｌファメモ、−ｊ 跣釆伜ｊ内 ＄　７ 構Ａ′図 図FIG. 1 is a basic configuration diagram of the present invention, FIG. 2(a) is a first basic configuration diagram of the present invention, FIG. 2(b) is a bucket 1 format of the first basic configuration, and FIG. a) is a second basic configuration diagram of the present invention, and FIG. 3(b) is a pagen l diagram of the second basic configuration.
"Format," FIG. 4 is a block diagram of the first embodiment, FIG. 5 is a block diagram of the second embodiment, FIG. 6 is a diagram showing a specific example of the detour operation according to the present invention, and FIG. 7 is a diagram of the conventional example. It is a configuration diagram. In Fig. 1. 1: First packet transfer unit 2: Second packet transfer unit 3-human power bus 4: Output path 5: Huffer memory 10: Huffer memory selection circuit 11: Hanofa memory failure detection circuit 12: Incoming packet holding section 13: Detour display means 21: Received packet holding section 22: Detour determining means 23; Selection means 24: Detour packet transfer means Chanibake Kutojin Sent (9 LS, Terminal/Private Delivery l Zujoto/Upper: Bar Fa Memo, -j 跣釆伜｜内＄ 7 Structure A' Diagram

Claims (3)

【特許請求の範囲】[Claims] （１）複数の入力バス（３）と複数の出力バス（４）を
マトリックス状に配置し各格子点にバッファメモリ（５
）を配置し、各入力バスに接続され収容部から入力した
パケットの出力バスを決定して対応するバッファメモリ
へ転送を行う第１パケット転送部（１）と、各出力バス
に接続されバッファメモリからパケットを入力して収容
部へ転送する第２パケット転送部（２）とを備えたパケ
ット交換スイッチにおいて、 第１パケット転送部において宛先の出力バスに接続され
たバッファメモリが異常状態であることを検出すると、 他の出力バスに接続するバッファメモリに迂回パケット
であることを表示したパケットを転送し、該パケットを
入力した第２パケット転送部において迂回パケットであ
ることを検出すると、その第２パケット転送部と対を構
成する第１パケット転送部から本来の宛先の出力バスに
向けてそのパケットを転送することを特徴とするパケッ
ト交換方式。(1) Multiple input buses (3) and multiple output buses (4) are arranged in a matrix, and each grid point has a buffer memory (5
), the first packet transfer unit (1) is connected to each input bus and determines the output bus of the packet input from the storage unit and transfers it to the corresponding buffer memory; In a packet switching switch equipped with a second packet transfer unit (2) that inputs packets from the computer and transfers them to the storage unit, the buffer memory connected to the destination output bus in the first packet transfer unit is in an abnormal state. is detected, the packet indicating that it is a detour packet is transferred to a buffer memory connected to another output bus, and when the second packet transfer unit that inputs the packet detects that it is a detour packet, the second packet is transferred to a buffer memory connected to another output bus. A packet switching method characterized in that the packet is transferred from a first packet transfer unit forming a pair with the packet transfer unit to an output bus of an original destination. （２）請求項１に記載のパケット交換方式において、 第１パケット転送部（１）は、 迂回パケットか否かを表す迂回フラグと迂回パケットの
場合に本来の転送先の出力バスを示すヘッダとをパケッ
トに付加する迂回情報付加手段（１６）と、 迂回パケットを第２パケット転送部から受信すると前記
迂回フラグと出力バスヘッダとを除去する迂回情報除去
手段（１７）とを備え、 第２パケット転送部（２）は、 迂回フラグを検出すると対を構成する第１パケット転送
部に迂回パケットを転送する迂回パケット転送手段（２
４）と、 迂回フラグがセットされないときに該フラグを除去する
フラグ除去手段（２８）とを備えることを特徴とするパ
ケット交換方式。(2) In the packet switching system according to claim 1, the first packet transfer unit (1) includes a detour flag indicating whether or not the packet is a detour packet, and a header indicating the output bus of the original transfer destination in the case of a detour packet. a detour information adding means (16) for adding a detour packet to a packet; and a detour information removing means (17) for removing the detour flag and output bus header when a detour packet is received from the second packet transfer section, The section (2) includes a detour packet transfer means (2) which, upon detecting the detour flag, transfers the detour packet to the first packet transfer section forming the pair.
4); and flag removal means (28) for removing the detour flag when the flag is not set. （３）請求項１に記載のパケット交換方式において、 第１パケット転送部（１）は、 迂回先の出力バスを示すヘッダをパケットに付加する経
路情報付加手段（１８）を備え、 第２パケット転送部（２）は、 パケットを受信した時に、付加されたヘッダを自アドレ
スと比較する比較手段（２９）と、比較の結果一致して
いるとヘッダを除去して指定された収容部に転送し、一
致しないと当該第２パケット転送部と対を構成する第１
パケット転送部にパケットを転送するパケット転送手段
（３０）とを備えることを特徴とするパケット交換方式
。(3) In the packet switching system according to claim 1, the first packet transfer unit (1) includes route information adding means (18) for adding a header indicating a detour destination output bus to the packet, and the second packet When the transfer unit (2) receives a packet, it includes a comparison unit (29) that compares the added header with its own address, and if the comparison results in a match, removes the header and transfers it to the designated storage unit. If they do not match, the first packet transfer unit that forms a pair with the second packet transfer unit
A packet switching system comprising: a packet transfer means (30) for transferring a packet to a packet transfer unit.