JPH03174775A - 逆導通形ゲートターンオフサイリスタ - Google Patents
逆導通形ゲートターンオフサイリスタInfo
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- JPH03174775A JPH03174775A JP26584189A JP26584189A JPH03174775A JP H03174775 A JPH03174775 A JP H03174775A JP 26584189 A JP26584189 A JP 26584189A JP 26584189 A JP26584189 A JP 26584189A JP H03174775 A JPH03174775 A JP H03174775A
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Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧大容量のインバータ、チッッパ、コン
バータ等の電力変換装置に利用されるもので、同一半導
体基体にゲートターンオフ （ＧＴＯ）サイリスタとそ
れと逆並列のダイオードとが一緒に集積された逆導通形
ＧＴＯサイリスタに関する。
バータ等の電力変換装置に利用されるもので、同一半導
体基体にゲートターンオフ （ＧＴＯ）サイリスタとそ
れと逆並列のダイオードとが一緒に集積された逆導通形
ＧＴＯサイリスタに関する。
上記のような逆導通形ＧＴＯサイリスタの断面構造は第
２図の通りで、９層１＋ ｎ層４をエミツタ層、０層
２．９層３をベースとする０７０部２０と０層２，９層
３からなるダイオード部３０が同一シリコン基体１０に
集積されている。０７０部２０では、ｐ工果ツタ層１に
接触するアノード電極５からｎ工くツタ層４に接触する
カソード電極６の方向に電流が流れ、ｐベース層３に接
触するゲートターンオフサイリスタ電極７よりゲート電
流を引き抜くことによって０７０部の電流はしゃ断され
る。一方、ダイオード部３０では、９層３に接触し、０
７０部カソード電極６と金属接触板（図示せず）によっ
て一体に接触されるダイオード部カソード電極８からｎ
層２とｎ′″層９を介して接触するアノード電極５の方
向に電流が流れる。このように、ダイオードがＧＴＯサ
イリスタに対して逆並列に接続された構成になっている
。
２図の通りで、９層１＋ ｎ層４をエミツタ層、０層
２．９層３をベースとする０７０部２０と０層２，９層
３からなるダイオード部３０が同一シリコン基体１０に
集積されている。０７０部２０では、ｐ工果ツタ層１に
接触するアノード電極５からｎ工くツタ層４に接触する
カソード電極６の方向に電流が流れ、ｐベース層３に接
触するゲートターンオフサイリスタ電極７よりゲート電
流を引き抜くことによって０７０部の電流はしゃ断され
る。一方、ダイオード部３０では、９層３に接触し、０
７０部カソード電極６と金属接触板（図示せず）によっ
て一体に接触されるダイオード部カソード電極８からｎ
層２とｎ′″層９を介して接触するアノード電極５の方
向に電流が流れる。このように、ダイオードがＧＴＯサ
イリスタに対して逆並列に接続された構成になっている
。
ＧＴＯサイリスタを高周波動作させる場合、逆並列に接
続されているダイオードも高速にする必要がある。第２
図に示す従来の構造では、ｐｌｎ接合構造により必要な
耐圧を維持できる最少の厚さまでｎベース層２を薄くし
た場合でも、十分なライフタイム制御を行わないと高速
にならない。
続されているダイオードも高速にする必要がある。第２
図に示す従来の構造では、ｐｌｎ接合構造により必要な
耐圧を維持できる最少の厚さまでｎベース層２を薄くし
た場合でも、十分なライフタイム制御を行わないと高速
にならない。
金や白金などのライフタイムキラーの導入や電子線照射
等でライフタイムを短くし高速にしようとすると、ダイ
オードの電流通電能力が低下してしまう欠点がある。
等でライフタイムを短くし高速にしようとすると、ダイ
オードの電流通電能力が低下してしまう欠点がある。
本発明の目的は、上記の欠点を除去し、電流通電能力を
低下させることなくダイオードを高速化した逆導通形Ｇ
ＴＯサイリスタを提供することにある。
低下させることなくダイオードを高速化した逆導通形Ｇ
ＴＯサイリスタを提供することにある。
上記の目的を遠戚するために、本発明は、同一半導体基
体に逆並列接続のＧＴＯサイリスタとダイオードが集積
される道導通形ＧＴ○サイリスタにおいて、ダイオード
部のｎ層の０７０部のアノード電極に接続された電極に
接する表面部にｐ 領域がｎ層中に分散して設けられ、
ｎ層と共に前記電極に接触するものとする。また、本発
明は、上記の逆導通形ＧＴＯサイリスクにおいて、ダイ
オード部のｐ層の０７０部のカソード電極に接続された
電極に接する表面部にｎ 領域が分散して設けられ、ｐ
層と共に前記電極に接触するものとする。
体に逆並列接続のＧＴＯサイリスタとダイオードが集積
される道導通形ＧＴ○サイリスタにおいて、ダイオード
部のｎ層の０７０部のアノード電極に接続された電極に
接する表面部にｐ 領域がｎ層中に分散して設けられ、
ｎ層と共に前記電極に接触するものとする。また、本発
明は、上記の逆導通形ＧＴＯサイリスクにおいて、ダイ
オード部のｐ層の０７０部のカソード電極に接続された
電極に接する表面部にｎ 領域が分散して設けられ、ｐ
層と共に前記電極に接触するものとする。
さらに、本発明は上記の逆導通形ＧＴＯサイリスタにお
いて、ダイオード部のｎ層およびｐ層の０７０部の両電
極の一方に接続された電極に接する表面部にそれぞれｐ
６１域およびｎ ｆｉｌ域が分散して設けられ、それ
ぞれｎ層およびｐ層と共に前記電極に接触するものとす
る。
いて、ダイオード部のｎ層およびｐ層の０７０部の両電
極の一方に接続された電極に接する表面部にそれぞれｐ
６１域およびｎ ｆｉｌ域が分散して設けられ、それ
ぞれｎ層およびｐ層と共に前記電極に接触するものとす
る。
ダイオード部のｎ層の表面部に分散して形成されたｐ
ｆ＋１域は、正札に対するポテンシャルバリアがないこ
とになるので、正孔は表面部のｎ層に流れ込むよりｐ
ｔｉＪｌ域に流れ込もうとする。ｐ ｊＪｆ域に流れ込
んだ正孔は、０７０部のアノード電極に接続された電極
に吸い出され、再び電子をｎ層中に注入することがなく
なり、結果として、ダイオードの導通状態にある時、ｎ
層中に注入された正孔を、ダイオードの逆電圧印加時に
０７０部のアノード電極側に吸出し、蓄積される正孔の
密度を少なくし、ダイオードを早く逆回復に導くととも
に、その時発生する逆回復損失を低減し、ダイオードの
高速化を実現できる。又、ダイオードのｐ層の表面部に
ｎ ｆＪ域を分散して形成することにより、ｐ層に流れ
込んだ電子に対して同じ作用をするので、結果として、
ダイオードの導通状態にある時、９層中に注入された電
子を、ダイオードに対する逆電圧印加時に０７０部のカ
ソード電極に効果的にはき出すことになり、ｐ層に蓄積
されるキャリアを少なくし、同様にダイオードを早く逆
回復に導くとともに、その時発生する逆回復損失を低減
し、ダイオードの高速化が実現できる。そして、ダイオ
ード部のｎ層の表面部にｐＳＪＩ域を、ｐ層の表面部に
ｎＮ域をそれぞれ分散して設けることにより、双方の作
用を重畳させることができる。
ｆ＋１域は、正札に対するポテンシャルバリアがないこ
とになるので、正孔は表面部のｎ層に流れ込むよりｐ
ｔｉＪｌ域に流れ込もうとする。ｐ ｊＪｆ域に流れ込
んだ正孔は、０７０部のアノード電極に接続された電極
に吸い出され、再び電子をｎ層中に注入することがなく
なり、結果として、ダイオードの導通状態にある時、ｎ
層中に注入された正孔を、ダイオードの逆電圧印加時に
０７０部のアノード電極側に吸出し、蓄積される正孔の
密度を少なくし、ダイオードを早く逆回復に導くととも
に、その時発生する逆回復損失を低減し、ダイオードの
高速化を実現できる。又、ダイオードのｐ層の表面部に
ｎ ｆＪ域を分散して形成することにより、ｐ層に流れ
込んだ電子に対して同じ作用をするので、結果として、
ダイオードの導通状態にある時、９層中に注入された電
子を、ダイオードに対する逆電圧印加時に０７０部のカ
ソード電極に効果的にはき出すことになり、ｐ層に蓄積
されるキャリアを少なくし、同様にダイオードを早く逆
回復に導くとともに、その時発生する逆回復損失を低減
し、ダイオードの高速化が実現できる。そして、ダイオ
ード部のｎ層の表面部にｐＳＪＩ域を、ｐ層の表面部に
ｎＮ域をそれぞれ分散して設けることにより、双方の作
用を重畳させることができる。
第１ＴＩ！Ｊは本発明の一実施例の逆導通形ＧＴＯサイ
リスクの断面を示し、第２図と共通の部分には同一の符
号が付されている。第２図と異なる点は、ダイオード部
３０のｎ゛層９ｐ 領域１１が分散して設けられている
ことである。このｐ ｆ＋Ｉ域１１は、０７０部のｐエ
ミッタ層１を形成するときに同時に形成できる。第３１
！ｌはｐエミッタ層１およびｐ領域１１の平面パターン
を示し、ｐ ６ｉ域は同心リング状に形成されている。
リスクの断面を示し、第２図と共通の部分には同一の符
号が付されている。第２図と異なる点は、ダイオード部
３０のｎ゛層９ｐ 領域１１が分散して設けられている
ことである。このｐ ｆ＋Ｉ域１１は、０７０部のｐエ
ミッタ層１を形成するときに同時に形成できる。第３１
！ｌはｐエミッタ層１およびｐ領域１１の平面パターン
を示し、ｐ ６ｉ域は同心リング状に形成されている。
このようなパターニングは、ｎ型基板に酸化膜をマスク
として、例えばほう素をＧＴＯ部、ダイオード部両方に
同時に拡散することで可能である。第４図、第５図は他
の実施例におけるｐ Ｍ域１１の平面パターンを示し、
第４１！１の実施例ではｐ 領域１１は放射状に形成さ
れ、第５図の実施例では分散した点状に形成されている
。
として、例えばほう素をＧＴＯ部、ダイオード部両方に
同時に拡散することで可能である。第４図、第５図は他
の実施例におけるｐ Ｍ域１１の平面パターンを示し、
第４１！１の実施例ではｐ 領域１１は放射状に形成さ
れ、第５図の実施例では分散した点状に形成されている
。
第５図における点状ｐ ｔｉＪＩ域１１は、３ＳＩ域が
正三角形の頂点の位置を占めるように形成されている。
正三角形の頂点の位置を占めるように形成されている。
各実施例に見られるように、ｐ ｆｉｌ域１１はダイオ
ード部３０全体にわたり、できるだけ均一に分散して配
置されることが望ましい。
ード部３０全体にわたり、できるだけ均一に分散して配
置されることが望ましい。
第６図に第１．第３図に示したｐ ｅｆｆｆｆ上のパタ
ーンを持つ２．５ｋＶ耐圧の逆導通形ＧＴＯサイリスタ
のダイオード部の、第７図に示した逆回復波形における
特性を示す。線６１がｐ ｔｄｌ域１１を設けた本発明
の実施例の特性であり、比較のためにｐ ｅｌｆ域を設
けない第２図に示した従来形で通電能力が同じものの特
性を線６２で示した。本発明の実施例においては逆回復
電流が４０％以上低減されている。
ーンを持つ２．５ｋＶ耐圧の逆導通形ＧＴＯサイリスタ
のダイオード部の、第７図に示した逆回復波形における
特性を示す。線６１がｐ ｔｄｌ域１１を設けた本発明
の実施例の特性であり、比較のためにｐ ｅｌｆ域を設
けない第２図に示した従来形で通電能力が同じものの特
性を線６２で示した。本発明の実施例においては逆回復
電流が４０％以上低減されている。
これにより、Ｉ ＫＨｚ以上のスイッチング動作が可能
となる。
となる。
第８図は別の本発明の実施例を示し、この場合はダイオ
ード部３０のカソード電極８に接触する９層３の表面部
にｎ？ＩＭ域１２が分散して設けられている。このよう
なｎ ｔ＋Ｉ域１２は、ｐベース層３を形成後、その表
面から酸化膜をマスクとして、例えばりんを拡散し、Ｇ
ＴＯ部のｎエミツタ層と同時に形成できる。ｎ領域１２
のパターンは、第３図、第４図、第５図に示したｐ ｊ
Ｉ域１１のパターンと同様に形成される。そして、第６
図に示したと同様の効果が得られた。
ード部３０のカソード電極８に接触する９層３の表面部
にｎ？ＩＭ域１２が分散して設けられている。このよう
なｎ ｔ＋Ｉ域１２は、ｐベース層３を形成後、その表
面から酸化膜をマスクとして、例えばりんを拡散し、Ｇ
ＴＯ部のｎエミツタ層と同時に形成できる。ｎ領域１２
のパターンは、第３図、第４図、第５図に示したｐ ｊ
Ｉ域１１のパターンと同様に形成される。そして、第６
図に示したと同様の効果が得られた。
第９図はさらに別の本発明の実施例を示し、この場合は
アノード電極５に接触するｐ ｆｉＪｌ域１１とカソー
ド電極６に接触するｎｔＩＩ域１２の双方が設けられて
いる。ｐｔｌｌ域１１およびｎ ＩＩ域１２のパターン
は、やはり第３図ないし第５図に示したＩ）ｆ＋１＠１
１のパターンと同様に形成される。そして、第６図に示
した効果をさらに向上させることができる。
アノード電極５に接触するｐ ｆｉＪｌ域１１とカソー
ド電極６に接触するｎｔＩＩ域１２の双方が設けられて
いる。ｐｔｌｌ域１１およびｎ ＩＩ域１２のパターン
は、やはり第３図ないし第５図に示したＩ）ｆ＋１＠１
１のパターンと同様に形成される。そして、第６図に示
した効果をさらに向上させることができる。
本発明によれば、送導造形ＧＴＯサイリスタのダイオー
ド部のアノード電極に接するｎ層の表面部にｐ ６！域
を分散して設けることにより、あるいはカソード電極に
接するｐ層の表面部にｎ層域を分散して設けることによ
り、ｐ ｆ＋１域からは正孔、ｎ ｆｉｌ域からは電子
を効果的に吸い出すことができ、ダイオードの逆回復特
性を大幅に改善することができる。このｐ ｅＪｆ域＋
ｎｆｔＪｌ域はＧＴＯ部のｐエミッタ層、ｎ１４７５層
と同時に形成できるから、製造工程数の増加を要しない
利点をもつ。さらに、金等のライフタイムキラーの導入
等と併用すれば、通電能力を低下させずに一層の高速化
がはかれる。
ド部のアノード電極に接するｎ層の表面部にｐ ６！域
を分散して設けることにより、あるいはカソード電極に
接するｐ層の表面部にｎ層域を分散して設けることによ
り、ｐ ｆ＋１域からは正孔、ｎ ｆｉｌ域からは電子
を効果的に吸い出すことができ、ダイオードの逆回復特
性を大幅に改善することができる。このｐ ｅＪｆ域＋
ｎｆｔＪｌ域はＧＴＯ部のｐエミッタ層、ｎ１４７５層
と同時に形成できるから、製造工程数の増加を要しない
利点をもつ。さらに、金等のライフタイムキラーの導入
等と併用すれば、通電能力を低下させずに一層の高速化
がはかれる。
第１図は本発明の一実施例の逆導通形ＧＴＯサイリスタ
の断面図、第２図は従来の逆導通形ＧＴＯサイリスタの
断面図、第３図は本発明の第１図に示した実施例におけ
るｐ工くツタ層およびｐ ６１域の平面図、第４図、第
５図はそれぞれ他の実施例におけるｐエミッタ層および
ｐ 領域の平面図、第６図は本発明の第１図に示した実
施例および第２図に示した従来形のサイリスタの逆回復
特性におけるＩ １ｍとｄｉ／ｄｔの関係線図、第７図
は逆回復波形図、第８図、第９図はそれぞれ別の本発明
の実施例の逆導通形ＧＴＯサイリスタの断面図である。 １：ｐ工ξツタ層、２：ｎｌｉ、３：ｐ層、４：ｎｘＱ
ツタ層、１１：ｐｆｔＩ域、１２：ｎｔｄｌ域、ｌＯ：
半特開平３ １７４７７５ （５） 第４図 第８図 ５ 第９図
の断面図、第２図は従来の逆導通形ＧＴＯサイリスタの
断面図、第３図は本発明の第１図に示した実施例におけ
るｐ工くツタ層およびｐ ６１域の平面図、第４図、第
５図はそれぞれ他の実施例におけるｐエミッタ層および
ｐ 領域の平面図、第６図は本発明の第１図に示した実
施例および第２図に示した従来形のサイリスタの逆回復
特性におけるＩ １ｍとｄｉ／ｄｔの関係線図、第７図
は逆回復波形図、第８図、第９図はそれぞれ別の本発明
の実施例の逆導通形ＧＴＯサイリスタの断面図である。 １：ｐ工ξツタ層、２：ｎｌｉ、３：ｐ層、４：ｎｘＱ
ツタ層、１１：ｐｆｔＩ域、１２：ｎｔｄｌ域、ｌＯ：
半特開平３ １７４７７５ （５） 第４図 第８図 ５ 第９図
Claims (1)
- 【特許請求の範囲】 １）同一半導体基体に逆並列接続のゲートターンオフサ
イリスタとダイオードが集積されるものにおいて、ダイ
オード部のｎ層のゲートターンオフサイリスタ部のアノ
ード電極に接続された電極に接する表面部にｐ領域がｎ
層中に分散して設けられ、ｎ層と共に前記電極に接触す
ることを特徴とする逆導通形ゲートターンオフサイリス
タ。 ２）同一半導体基体に逆並列接続のゲートターンオフサ
イリスタとダイオードが集積されるものにおいて、ダイ
オード部のｐ層のゲートターンオフサイリスタ部のカソ
ード電極に接続された電極に接する表面部にｎ領域がｐ
層中に分散して設けられ、ｐ層と共に前記電極に接触す
ることを特徴とする逆導通形ゲートターンオフサイリス
タ。 ３）同一半導体基体に逆並列接続のゲートターンオフサ
イリスタとダイオードが集積されるものにおいて、ダイ
オード部のｎ層およびｐ層のゲートターンオフサイリス
タ部の両電極の一方に接続された電極に接する表面部に
それぞれｐ領域およびｎ領域が分散して設けられ、それ
ぞれｎ層およびｐ層と共に前記電極に接触することを特
徴とする逆導通形ゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26584189A JPH03174775A (ja) | 1989-04-04 | 1989-10-12 | 逆導通形ゲートターンオフサイリスタ |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-85254 | 1989-04-04 | ||
| JP8525489 | 1989-04-04 | ||
| JP1-217761 | 1989-08-24 | ||
| JP26584189A JPH03174775A (ja) | 1989-04-04 | 1989-10-12 | 逆導通形ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03174775A true JPH03174775A (ja) | 1991-07-29 |
Family
ID=26426270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26584189A Pending JPH03174775A (ja) | 1989-04-04 | 1989-10-12 | 逆導通形ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03174775A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621643A1 (en) * | 1993-03-25 | 1994-10-26 | Mitsubishi Denki Kabushiki Kaisha | Reverse conducting gate turn-off thyristor |
| US5430311A (en) * | 1991-09-20 | 1995-07-04 | Hitachi, Ltd. | Constant-voltage diode for over-voltage protection |
| JPH07176720A (ja) * | 1993-12-17 | 1995-07-14 | Toyo Electric Mfg Co Ltd | 電界緩和分離構造を有する逆導通型サイリスタ |
| WO1999062123A1 (de) * | 1998-05-28 | 1999-12-02 | Infineon Technologies Ag | Leistungsdioden-struktur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104467A (en) * | 1980-01-23 | 1981-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Reverse conducting thyristor |
| JPH01253274A (ja) * | 1988-04-01 | 1989-10-09 | Fuji Electric Co Ltd | 逆導通ｇｔｏサイリスタ |
-
1989
- 1989-10-12 JP JP26584189A patent/JPH03174775A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104467A (en) * | 1980-01-23 | 1981-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Reverse conducting thyristor |
| JPH01253274A (ja) * | 1988-04-01 | 1989-10-09 | Fuji Electric Co Ltd | 逆導通ｇｔｏサイリスタ |
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