JPH03174775A - 逆導通形ゲートターンオフサイリスタ - Google Patents
逆導通形ゲートターンオフサイリスタInfo
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- JPH03174775A JPH03174775A JP26584189A JP26584189A JPH03174775A JP H03174775 A JPH03174775 A JP H03174775A JP 26584189 A JP26584189 A JP 26584189A JP 26584189 A JP26584189 A JP 26584189A JP H03174775 A JPH03174775 A JP H03174775A
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- 238000011084 recovery Methods 0.000 abstract description 10
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Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧大容量のインバータ、チッッパ、コン
バータ等の電力変換装置に利用されるもので、同一半導
体基体にゲートターンオフ (GTO)サイリスタとそ
れと逆並列のダイオードとが一緒に集積された逆導通形
GTOサイリスタに関する。
バータ等の電力変換装置に利用されるもので、同一半導
体基体にゲートターンオフ (GTO)サイリスタとそ
れと逆並列のダイオードとが一緒に集積された逆導通形
GTOサイリスタに関する。
上記のような逆導通形GTOサイリスタの断面構造は第
2図の通りで、9層1+ n層4をエミツタ層、0層
2.9層3をベースとする070部20と0層2,9層
3からなるダイオード部30が同一シリコン基体10に
集積されている。070部20では、p工果ツタ層1に
接触するアノード電極5からn工くツタ層4に接触する
カソード電極6の方向に電流が流れ、pベース層3に接
触するゲートターンオフサイリスタ電極7よりゲート電
流を引き抜くことによって070部の電流はしゃ断され
る。一方、ダイオード部30では、9層3に接触し、0
70部カソード電極6と金属接触板(図示せず)によっ
て一体に接触されるダイオード部カソード電極8からn
層2とn′″層9を介して接触するアノード電極5の方
向に電流が流れる。このように、ダイオードがGTOサ
イリスタに対して逆並列に接続された構成になっている
。
2図の通りで、9層1+ n層4をエミツタ層、0層
2.9層3をベースとする070部20と0層2,9層
3からなるダイオード部30が同一シリコン基体10に
集積されている。070部20では、p工果ツタ層1に
接触するアノード電極5からn工くツタ層4に接触する
カソード電極6の方向に電流が流れ、pベース層3に接
触するゲートターンオフサイリスタ電極7よりゲート電
流を引き抜くことによって070部の電流はしゃ断され
る。一方、ダイオード部30では、9層3に接触し、0
70部カソード電極6と金属接触板(図示せず)によっ
て一体に接触されるダイオード部カソード電極8からn
層2とn′″層9を介して接触するアノード電極5の方
向に電流が流れる。このように、ダイオードがGTOサ
イリスタに対して逆並列に接続された構成になっている
。
GTOサイリスタを高周波動作させる場合、逆並列に接
続されているダイオードも高速にする必要がある。第2
図に示す従来の構造では、pln接合構造により必要な
耐圧を維持できる最少の厚さまでnベース層2を薄くし
た場合でも、十分なライフタイム制御を行わないと高速
にならない。
続されているダイオードも高速にする必要がある。第2
図に示す従来の構造では、pln接合構造により必要な
耐圧を維持できる最少の厚さまでnベース層2を薄くし
た場合でも、十分なライフタイム制御を行わないと高速
にならない。
金や白金などのライフタイムキラーの導入や電子線照射
等でライフタイムを短くし高速にしようとすると、ダイ
オードの電流通電能力が低下してしまう欠点がある。
等でライフタイムを短くし高速にしようとすると、ダイ
オードの電流通電能力が低下してしまう欠点がある。
本発明の目的は、上記の欠点を除去し、電流通電能力を
低下させることなくダイオードを高速化した逆導通形G
TOサイリスタを提供することにある。
低下させることなくダイオードを高速化した逆導通形G
TOサイリスタを提供することにある。
上記の目的を遠戚するために、本発明は、同一半導体基
体に逆並列接続のGTOサイリスタとダイオードが集積
される道導通形GT○サイリスタにおいて、ダイオード
部のn層の070部のアノード電極に接続された電極に
接する表面部にp 領域がn層中に分散して設けられ、
n層と共に前記電極に接触するものとする。また、本発
明は、上記の逆導通形GTOサイリスクにおいて、ダイ
オード部のp層の070部のカソード電極に接続された
電極に接する表面部にn 領域が分散して設けられ、p
層と共に前記電極に接触するものとする。
体に逆並列接続のGTOサイリスタとダイオードが集積
される道導通形GT○サイリスタにおいて、ダイオード
部のn層の070部のアノード電極に接続された電極に
接する表面部にp 領域がn層中に分散して設けられ、
n層と共に前記電極に接触するものとする。また、本発
明は、上記の逆導通形GTOサイリスクにおいて、ダイ
オード部のp層の070部のカソード電極に接続された
電極に接する表面部にn 領域が分散して設けられ、p
層と共に前記電極に接触するものとする。
さらに、本発明は上記の逆導通形GTOサイリスタにお
いて、ダイオード部のn層およびp層の070部の両電
極の一方に接続された電極に接する表面部にそれぞれp
61域およびn fil域が分散して設けられ、それ
ぞれn層およびp層と共に前記電極に接触するものとす
る。
いて、ダイオード部のn層およびp層の070部の両電
極の一方に接続された電極に接する表面部にそれぞれp
61域およびn fil域が分散して設けられ、それ
ぞれn層およびp層と共に前記電極に接触するものとす
る。
ダイオード部のn層の表面部に分散して形成されたp
f+1域は、正札に対するポテンシャルバリアがないこ
とになるので、正孔は表面部のn層に流れ込むよりp
tiJl域に流れ込もうとする。p jJf域に流れ込
んだ正孔は、070部のアノード電極に接続された電極
に吸い出され、再び電子をn層中に注入することがなく
なり、結果として、ダイオードの導通状態にある時、n
層中に注入された正孔を、ダイオードの逆電圧印加時に
070部のアノード電極側に吸出し、蓄積される正孔の
密度を少なくし、ダイオードを早く逆回復に導くととも
に、その時発生する逆回復損失を低減し、ダイオードの
高速化を実現できる。又、ダイオードのp層の表面部に
n fJ域を分散して形成することにより、p層に流れ
込んだ電子に対して同じ作用をするので、結果として、
ダイオードの導通状態にある時、9層中に注入された電
子を、ダイオードに対する逆電圧印加時に070部のカ
ソード電極に効果的にはき出すことになり、p層に蓄積
されるキャリアを少なくし、同様にダイオードを早く逆
回復に導くとともに、その時発生する逆回復損失を低減
し、ダイオードの高速化が実現できる。そして、ダイオ
ード部のn層の表面部にpSJI域を、p層の表面部に
nN域をそれぞれ分散して設けることにより、双方の作
用を重畳させることができる。
f+1域は、正札に対するポテンシャルバリアがないこ
とになるので、正孔は表面部のn層に流れ込むよりp
tiJl域に流れ込もうとする。p jJf域に流れ込
んだ正孔は、070部のアノード電極に接続された電極
に吸い出され、再び電子をn層中に注入することがなく
なり、結果として、ダイオードの導通状態にある時、n
層中に注入された正孔を、ダイオードの逆電圧印加時に
070部のアノード電極側に吸出し、蓄積される正孔の
密度を少なくし、ダイオードを早く逆回復に導くととも
に、その時発生する逆回復損失を低減し、ダイオードの
高速化を実現できる。又、ダイオードのp層の表面部に
n fJ域を分散して形成することにより、p層に流れ
込んだ電子に対して同じ作用をするので、結果として、
ダイオードの導通状態にある時、9層中に注入された電
子を、ダイオードに対する逆電圧印加時に070部のカ
ソード電極に効果的にはき出すことになり、p層に蓄積
されるキャリアを少なくし、同様にダイオードを早く逆
回復に導くとともに、その時発生する逆回復損失を低減
し、ダイオードの高速化が実現できる。そして、ダイオ
ード部のn層の表面部にpSJI域を、p層の表面部に
nN域をそれぞれ分散して設けることにより、双方の作
用を重畳させることができる。
第1TI!Jは本発明の一実施例の逆導通形GTOサイ
リスクの断面を示し、第2図と共通の部分には同一の符
号が付されている。第2図と異なる点は、ダイオード部
30のn゛層9p 領域11が分散して設けられている
ことである。このp f+I域11は、070部のpエ
ミッタ層1を形成するときに同時に形成できる。第31
!lはpエミッタ層1およびp領域11の平面パターン
を示し、p 6i域は同心リング状に形成されている。
リスクの断面を示し、第2図と共通の部分には同一の符
号が付されている。第2図と異なる点は、ダイオード部
30のn゛層9p 領域11が分散して設けられている
ことである。このp f+I域11は、070部のpエ
ミッタ層1を形成するときに同時に形成できる。第31
!lはpエミッタ層1およびp領域11の平面パターン
を示し、p 6i域は同心リング状に形成されている。
このようなパターニングは、n型基板に酸化膜をマスク
として、例えばほう素をGTO部、ダイオード部両方に
同時に拡散することで可能である。第4図、第5図は他
の実施例におけるp M域11の平面パターンを示し、
第41!1の実施例ではp 領域11は放射状に形成さ
れ、第5図の実施例では分散した点状に形成されている
。
として、例えばほう素をGTO部、ダイオード部両方に
同時に拡散することで可能である。第4図、第5図は他
の実施例におけるp M域11の平面パターンを示し、
第41!1の実施例ではp 領域11は放射状に形成さ
れ、第5図の実施例では分散した点状に形成されている
。
第5図における点状p tiJI域11は、3SI域が
正三角形の頂点の位置を占めるように形成されている。
正三角形の頂点の位置を占めるように形成されている。
各実施例に見られるように、p fil域11はダイオ
ード部30全体にわたり、できるだけ均一に分散して配
置されることが望ましい。
ード部30全体にわたり、できるだけ均一に分散して配
置されることが望ましい。
第6図に第1.第3図に示したp effff上のパタ
ーンを持つ2.5kV耐圧の逆導通形GTOサイリスタ
のダイオード部の、第7図に示した逆回復波形における
特性を示す。線61がp tdl域11を設けた本発明
の実施例の特性であり、比較のためにp elf域を設
けない第2図に示した従来形で通電能力が同じものの特
性を線62で示した。本発明の実施例においては逆回復
電流が40%以上低減されている。
ーンを持つ2.5kV耐圧の逆導通形GTOサイリスタ
のダイオード部の、第7図に示した逆回復波形における
特性を示す。線61がp tdl域11を設けた本発明
の実施例の特性であり、比較のためにp elf域を設
けない第2図に示した従来形で通電能力が同じものの特
性を線62で示した。本発明の実施例においては逆回復
電流が40%以上低減されている。
これにより、I KHz以上のスイッチング動作が可能
となる。
となる。
第8図は別の本発明の実施例を示し、この場合はダイオ
ード部30のカソード電極8に接触する9層3の表面部
にn?IM域12が分散して設けられている。このよう
なn t+I域12は、pベース層3を形成後、その表
面から酸化膜をマスクとして、例えばりんを拡散し、G
TO部のnエミツタ層と同時に形成できる。n領域12
のパターンは、第3図、第4図、第5図に示したp j
I域11のパターンと同様に形成される。そして、第6
図に示したと同様の効果が得られた。
ード部30のカソード電極8に接触する9層3の表面部
にn?IM域12が分散して設けられている。このよう
なn t+I域12は、pベース層3を形成後、その表
面から酸化膜をマスクとして、例えばりんを拡散し、G
TO部のnエミツタ層と同時に形成できる。n領域12
のパターンは、第3図、第4図、第5図に示したp j
I域11のパターンと同様に形成される。そして、第6
図に示したと同様の効果が得られた。
第9図はさらに別の本発明の実施例を示し、この場合は
アノード電極5に接触するp fiJl域11とカソー
ド電極6に接触するntII域12の双方が設けられて
いる。ptll域11およびn II域12のパターン
は、やはり第3図ないし第5図に示したI)f+1@1
1のパターンと同様に形成される。そして、第6図に示
した効果をさらに向上させることができる。
アノード電極5に接触するp fiJl域11とカソー
ド電極6に接触するntII域12の双方が設けられて
いる。ptll域11およびn II域12のパターン
は、やはり第3図ないし第5図に示したI)f+1@1
1のパターンと同様に形成される。そして、第6図に示
した効果をさらに向上させることができる。
本発明によれば、送導造形GTOサイリスタのダイオー
ド部のアノード電極に接するn層の表面部にp 6!域
を分散して設けることにより、あるいはカソード電極に
接するp層の表面部にn層域を分散して設けることによ
り、p f+1域からは正孔、n fil域からは電子
を効果的に吸い出すことができ、ダイオードの逆回復特
性を大幅に改善することができる。このp eJf域+
nftJl域はGTO部のpエミッタ層、n1475層
と同時に形成できるから、製造工程数の増加を要しない
利点をもつ。さらに、金等のライフタイムキラーの導入
等と併用すれば、通電能力を低下させずに一層の高速化
がはかれる。
ド部のアノード電極に接するn層の表面部にp 6!域
を分散して設けることにより、あるいはカソード電極に
接するp層の表面部にn層域を分散して設けることによ
り、p f+1域からは正孔、n fil域からは電子
を効果的に吸い出すことができ、ダイオードの逆回復特
性を大幅に改善することができる。このp eJf域+
nftJl域はGTO部のpエミッタ層、n1475層
と同時に形成できるから、製造工程数の増加を要しない
利点をもつ。さらに、金等のライフタイムキラーの導入
等と併用すれば、通電能力を低下させずに一層の高速化
がはかれる。
第1図は本発明の一実施例の逆導通形GTOサイリスタ
の断面図、第2図は従来の逆導通形GTOサイリスタの
断面図、第3図は本発明の第1図に示した実施例におけ
るp工くツタ層およびp 61域の平面図、第4図、第
5図はそれぞれ他の実施例におけるpエミッタ層および
p 領域の平面図、第6図は本発明の第1図に示した実
施例および第2図に示した従来形のサイリスタの逆回復
特性におけるI 1mとdi/dtの関係線図、第7図
は逆回復波形図、第8図、第9図はそれぞれ別の本発明
の実施例の逆導通形GTOサイリスタの断面図である。 1:p工ξツタ層、2:nli、3:p層、4:nxQ
ツタ層、11:pftI域、12:ntdl域、lO:
半特開平3 174775 (5) 第4図 第8図 5 第9図
の断面図、第2図は従来の逆導通形GTOサイリスタの
断面図、第3図は本発明の第1図に示した実施例におけ
るp工くツタ層およびp 61域の平面図、第4図、第
5図はそれぞれ他の実施例におけるpエミッタ層および
p 領域の平面図、第6図は本発明の第1図に示した実
施例および第2図に示した従来形のサイリスタの逆回復
特性におけるI 1mとdi/dtの関係線図、第7図
は逆回復波形図、第8図、第9図はそれぞれ別の本発明
の実施例の逆導通形GTOサイリスタの断面図である。 1:p工ξツタ層、2:nli、3:p層、4:nxQ
ツタ層、11:pftI域、12:ntdl域、lO:
半特開平3 174775 (5) 第4図 第8図 5 第9図
Claims (1)
- 【特許請求の範囲】 1)同一半導体基体に逆並列接続のゲートターンオフサ
イリスタとダイオードが集積されるものにおいて、ダイ
オード部のn層のゲートターンオフサイリスタ部のアノ
ード電極に接続された電極に接する表面部にp領域がn
層中に分散して設けられ、n層と共に前記電極に接触す
ることを特徴とする逆導通形ゲートターンオフサイリス
タ。 2)同一半導体基体に逆並列接続のゲートターンオフサ
イリスタとダイオードが集積されるものにおいて、ダイ
オード部のp層のゲートターンオフサイリスタ部のカソ
ード電極に接続された電極に接する表面部にn領域がp
層中に分散して設けられ、p層と共に前記電極に接触す
ることを特徴とする逆導通形ゲートターンオフサイリス
タ。 3)同一半導体基体に逆並列接続のゲートターンオフサ
イリスタとダイオードが集積されるものにおいて、ダイ
オード部のn層およびp層のゲートターンオフサイリス
タ部の両電極の一方に接続された電極に接する表面部に
それぞれp領域およびn領域が分散して設けられ、それ
ぞれn層およびp層と共に前記電極に接触することを特
徴とする逆導通形ゲートターンオフサイリスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26584189A JPH03174775A (ja) | 1989-04-04 | 1989-10-12 | 逆導通形ゲートターンオフサイリスタ |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-85254 | 1989-04-04 | ||
JP8525489 | 1989-04-04 | ||
JP1-217761 | 1989-08-24 | ||
JP26584189A JPH03174775A (ja) | 1989-04-04 | 1989-10-12 | 逆導通形ゲートターンオフサイリスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03174775A true JPH03174775A (ja) | 1991-07-29 |
Family
ID=26426270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26584189A Pending JPH03174775A (ja) | 1989-04-04 | 1989-10-12 | 逆導通形ゲートターンオフサイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03174775A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0621643A1 (en) * | 1993-03-25 | 1994-10-26 | Mitsubishi Denki Kabushiki Kaisha | Reverse conducting gate turn-off thyristor |
US5430311A (en) * | 1991-09-20 | 1995-07-04 | Hitachi, Ltd. | Constant-voltage diode for over-voltage protection |
JPH07176720A (ja) * | 1993-12-17 | 1995-07-14 | Toyo Electric Mfg Co Ltd | 電界緩和分離構造を有する逆導通型サイリスタ |
WO1999062123A1 (de) * | 1998-05-28 | 1999-12-02 | Infineon Technologies Ag | Leistungsdioden-struktur |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56104467A (en) * | 1980-01-23 | 1981-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Reverse conducting thyristor |
JPH01253274A (ja) * | 1988-04-01 | 1989-10-09 | Fuji Electric Co Ltd | 逆導通gtoサイリスタ |
-
1989
- 1989-10-12 JP JP26584189A patent/JPH03174775A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56104467A (en) * | 1980-01-23 | 1981-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Reverse conducting thyristor |
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JPH07176720A (ja) * | 1993-12-17 | 1995-07-14 | Toyo Electric Mfg Co Ltd | 電界緩和分離構造を有する逆導通型サイリスタ |
WO1999062123A1 (de) * | 1998-05-28 | 1999-12-02 | Infineon Technologies Ag | Leistungsdioden-struktur |
US6465863B1 (en) | 1998-05-28 | 2002-10-15 | Infineon Technologies Ag | Power diode structure |
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