JPH03174517A - 薄膜トランジスタ液晶ディスプレイの製造方法 - Google Patents
薄膜トランジスタ液晶ディスプレイの製造方法Info
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- JPH03174517A JPH03174517A JP1315811A JP31581189A JPH03174517A JP H03174517 A JPH03174517 A JP H03174517A JP 1315811 A JP1315811 A JP 1315811A JP 31581189 A JP31581189 A JP 31581189A JP H03174517 A JPH03174517 A JP H03174517A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ（ＴＰＴ）液晶ディスプレイ
（ＬＣＤ）の製造方法に関し、特に短絡による欠陥が無
く、歩留りの良いＴＦＴＬＣＤを得るための製造方法に
関する。
（ＬＣＤ）の製造方法に関し、特に短絡による欠陥が無
く、歩留りの良いＴＦＴＬＣＤを得るための製造方法に
関する。
従来、この種のＴＦＴＬＣＤにおけるボトムゲート型Ｔ
ＦＴ及び表示ピクセル部の製造方法の概略工程は第３図
（ａ）〜（ｆ）に示すようになっていた。すなわち、ま
ず、ガラス基板工上にゲート金属配線２を形成する（第
３図（ａ））。その上にゲート絶縁膜３、半導体Ｓｉ膜
４およびエツチングストッパ５を設ける（第３図（ｂ）
）。次にｎ”ｓｉ膜６を形成し半導体Ｓｉ膜４と共にパ
ターニングする（第３図（Ｃ）〉。次にソース・ドレイ
ン金属７を形成する（第３図（ｄ））。次に表示ピクセ
ル電極８を形成（第３図（ｅ））し、最後にチャネルエ
ツチング開口部９を設けてＴＰＴを完成する（第３図（
ｆ）〉。
ＦＴ及び表示ピクセル部の製造方法の概略工程は第３図
（ａ）〜（ｆ）に示すようになっていた。すなわち、ま
ず、ガラス基板工上にゲート金属配線２を形成する（第
３図（ａ））。その上にゲート絶縁膜３、半導体Ｓｉ膜
４およびエツチングストッパ５を設ける（第３図（ｂ）
）。次にｎ”ｓｉ膜６を形成し半導体Ｓｉ膜４と共にパ
ターニングする（第３図（Ｃ）〉。次にソース・ドレイ
ン金属７を形成する（第３図（ｄ））。次に表示ピクセ
ル電極８を形成（第３図（ｅ））し、最後にチャネルエ
ツチング開口部９を設けてＴＰＴを完成する（第３図（
ｆ）〉。
第４図はこのようにして製作したＴＦＴＬＣＤの一画素
分を示す平面図であり、２１はゲート配線、２２はドレ
イン配線、２３はＴＦＴ部、２４は表示ピクセル部であ
る。
分を示す平面図であり、２１はゲート配線、２２はドレ
イン配線、２３はＴＦＴ部、２４は表示ピクセル部であ
る。
第３図に示した従来のＴＦＴＬＣＤの製造方法ではゲー
ト配線はゲート絶縁膜で全面に渡り層間分離されている
ので、第４図でのゲート配線−表示ピクセル部間及びゲ
ート配線−トレイン配線間の短絡不良は無い。しかし、
ドレイン配線−表示ピクセル部間は層間膜が無いため、
リングラフィ工程でのゴミ等によるパターン不良を発生
し、欠陥不良を招くという欠点がある。例えば、ドレイ
ン配線と一つの表示ピクセル部の短絡は点欠陥となり、
一つの表示ピクセル部を介した隣接する２本のドレイン
配線の短絡は線欠陥となる。
ト配線はゲート絶縁膜で全面に渡り層間分離されている
ので、第４図でのゲート配線−表示ピクセル部間及びゲ
ート配線−トレイン配線間の短絡不良は無い。しかし、
ドレイン配線−表示ピクセル部間は層間膜が無いため、
リングラフィ工程でのゴミ等によるパターン不良を発生
し、欠陥不良を招くという欠点がある。例えば、ドレイ
ン配線と一つの表示ピクセル部の短絡は点欠陥となり、
一つの表示ピクセル部を介した隣接する２本のドレイン
配線の短絡は線欠陥となる。
本発明のＴＦＴＬＣＤの製造方法は、ガラス基板上に表
示ピクセル電極を設ける工程と、その上に層間絶縁膜と
パターニングしたゲート配線を設ける工程と、その上に
ゲート絶縁膜、第１の半導体膜およびパターニングした
エツチングストッパを設ける工程と、その上に第２の低
抵抗の半導体膜を設け前記第１の半導体膜と共にパター
ニングする工程と、前記表示ピクセル電極上にスルーホ
ールを開口しソース・ドレイン電極を設ける工程とを含
むことを特徴とする。なお、前記層間絶縁膜とゲート絶
縁膜は、同じ組成の膜であっても良い。
示ピクセル電極を設ける工程と、その上に層間絶縁膜と
パターニングしたゲート配線を設ける工程と、その上に
ゲート絶縁膜、第１の半導体膜およびパターニングした
エツチングストッパを設ける工程と、その上に第２の低
抵抗の半導体膜を設け前記第１の半導体膜と共にパター
ニングする工程と、前記表示ピクセル電極上にスルーホ
ールを開口しソース・ドレイン電極を設ける工程とを含
むことを特徴とする。なお、前記層間絶縁膜とゲート絶
縁膜は、同じ組成の膜であっても良い。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を示すＴ
ＦＴＬＣＤの製造方法を示す縦断面図である。最初に表
示ピクセル電極８をＩ Ｔ Ｄ （ＩｎｄｉｕｍＴｉｎ
０ｘｉｄｅ）にてガラス基板１上に形成しパターニン
グする（第１図（ａ））。次に層間絶縁膜１０としてＳ
ｉ ０２膜を成長し、引き続きｃｒを形成しパターニ
ングしてゲート金属配線２を形成する（第１図（ｂ））
。次にゲート絶縁膜３と半導体Ｓｉ膜４及びシリコン窒
化膜を形成し、シリコン窒化膜をパターニングしてエツ
チングストッパ５を形成する（第１図（Ｃ））。次にｎ
”Ｓｉ膜６を成長し半導体Ｓｉ膜４と共にパターニング
する（第１図（ｄ））。次に表示ピクセル電極上にスル
ーホール１１を開口しソース・ドレイン金属７を形成す
る（第１図（ｅ〉）。最後に自己整合でｎ”Ｓｉ膜６を
エツチングストッパ５までエツチングしチャネルエツチ
ング開口９を設けてＴＰＴを完成する〈第１図（ｆ））
。
ＦＴＬＣＤの製造方法を示す縦断面図である。最初に表
示ピクセル電極８をＩ Ｔ Ｄ （ＩｎｄｉｕｍＴｉｎ
０ｘｉｄｅ）にてガラス基板１上に形成しパターニン
グする（第１図（ａ））。次に層間絶縁膜１０としてＳ
ｉ ０２膜を成長し、引き続きｃｒを形成しパターニ
ングしてゲート金属配線２を形成する（第１図（ｂ））
。次にゲート絶縁膜３と半導体Ｓｉ膜４及びシリコン窒
化膜を形成し、シリコン窒化膜をパターニングしてエツ
チングストッパ５を形成する（第１図（Ｃ））。次にｎ
”Ｓｉ膜６を成長し半導体Ｓｉ膜４と共にパターニング
する（第１図（ｄ））。次に表示ピクセル電極上にスル
ーホール１１を開口しソース・ドレイン金属７を形成す
る（第１図（ｅ〉）。最後に自己整合でｎ”Ｓｉ膜６を
エツチングストッパ５までエツチングしチャネルエツチ
ング開口９を設けてＴＰＴを完成する〈第１図（ｆ））
。
なお、表示ピクセル電極へのスルーホールの開口はゲー
ト配線へのスルーホールの開口と同工程で行なえるので
リングラフィの回数は従来方法と同じである。
ト配線へのスルーホールの開口と同工程で行なえるので
リングラフィの回数は従来方法と同じである。
第２図（ａ）〜（ｆ＞は本発明の第２の実施例を示すＴ
ＦＴＬＣＤの縦断面図である。本実施例では表示ピクセ
ル電極８上に成膜する層間絶縁膜としてゲート絶縁膜と
同組成層間絶縁［１０’を用いる０例えばゲート絶縁膜
としてプラズマ気相成長法で２００ＯＡのシリコン窒化
膜を用いる際、層間絶縁膜１０′にも同条件で２００Ｏ
Ａとシリコン窒化膜を成長する。この実施例では表示ピ
クセル電極８上のスルーホール１１の開口は同組成の膜
の、エツチングなのでオーバーエッチが少く、開口形状
の制御が容易で段部での断線不良を低減できる利点があ
る。
ＦＴＬＣＤの縦断面図である。本実施例では表示ピクセ
ル電極８上に成膜する層間絶縁膜としてゲート絶縁膜と
同組成層間絶縁［１０’を用いる０例えばゲート絶縁膜
としてプラズマ気相成長法で２００ＯＡのシリコン窒化
膜を用いる際、層間絶縁膜１０′にも同条件で２００Ｏ
Ａとシリコン窒化膜を成長する。この実施例では表示ピ
クセル電極８上のスルーホール１１の開口は同組成の膜
の、エツチングなのでオーバーエッチが少く、開口形状
の制御が容易で段部での断線不良を低減できる利点があ
る。
以上説明したように本発明ではゲート配線、表示ピクセ
ル電極、ソース・ドレインとその配線とがそれぞれ層間
絶縁膜により層間分離されている。従って従来方法の欠
点であるリソグラフィ工程でのドレイン配線−表示ピク
セル間での短絡による欠陥不良が無い。又、ガラス基板
上に接してその上に表示ピクセル電極を形成してから、
ゲート配線及びソース・ドレイン部とその配線との形成
を行うので、ＴＰＴに関しては従来法と全たく同じく製
造出来、自由度がある。ＴＦＴ′Ｐｆ性の安定性、信頼
性も従来法と同程度に保障できる。
ル電極、ソース・ドレインとその配線とがそれぞれ層間
絶縁膜により層間分離されている。従って従来方法の欠
点であるリソグラフィ工程でのドレイン配線−表示ピク
セル間での短絡による欠陥不良が無い。又、ガラス基板
上に接してその上に表示ピクセル電極を形成してから、
ゲート配線及びソース・ドレイン部とその配線との形成
を行うので、ＴＰＴに関しては従来法と全たく同じく製
造出来、自由度がある。ＴＦＴ′Ｐｆ性の安定性、信頼
性も従来法と同程度に保障できる。
更に、一般に表示ピクセル電極のＩＴＯ膜は通常１００
０Ａ前後と薄いため段部で断線しやすい。従ってガラス
基板の素子面上にパターニングを行う本発明では段部で
の断線不良が無いという効果がある。
０Ａ前後と薄いため段部で断線しやすい。従ってガラス
基板の素子面上にパターニングを行う本発明では段部で
の断線不良が無いという効果がある。
第１図（ａ）〜（ｆ）は本発明のＴＦＴＬＣＤ図（ａ）
〜（ｆ）は従来の製造方法の一例を示す縦断面図、第４
図は模式的なＴＦＴＬＣＤの平面図である。 １・・・ガラス基板、２・・・ゲート金属配線、３・・
・ゲート絶縁膜、４・・・半導体Ｓｉ膜、５・・・エツ
チングストッパ ６・・・ｎ”Ｓｉ膜、７・・・ソース
ドレイン金属、８・・・表示ピクセル電極、９・・・チ
ャネルエツチング開口、１０・・・層間絶縁膜、１０’
・・・ゲート絶縁膜と同じ組成の層間絶縁膜、１１・・
・スルーホール。
〜（ｆ）は従来の製造方法の一例を示す縦断面図、第４
図は模式的なＴＦＴＬＣＤの平面図である。 １・・・ガラス基板、２・・・ゲート金属配線、３・・
・ゲート絶縁膜、４・・・半導体Ｓｉ膜、５・・・エツ
チングストッパ ６・・・ｎ”Ｓｉ膜、７・・・ソース
ドレイン金属、８・・・表示ピクセル電極、９・・・チ
ャネルエツチング開口、１０・・・層間絶縁膜、１０’
・・・ゲート絶縁膜と同じ組成の層間絶縁膜、１１・・
・スルーホール。
Claims (1)
- 【特許請求の範囲】 １、ガラス基板上に表示ピクセル電極を設ける工程と、
その上に層間絶縁膜とパターニングしたゲート配線を設
ける工程と、その上にゲート絶縁膜、第１の半導体膜お
よびパターニングしたエッチングストッパを設ける工程
と、その上に第２の低抵抗の半導体膜を設け前記第１の
半導体膜と共にパターニングする工程と、前記表示ピク
セル電極上にスルーホールを開口しソース・ドレイン電
極を設ける工程とを含むことを特徴とする薄膜トランジ
スタ液晶ディスプレイの製造方法。 ２、前記層間絶縁膜とゲート絶縁膜が同じ組成の膜であ
ることを特徴とする請求項１記載の薄膜トランジスタ液
晶ディスプレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31581189A JP2881868B2 (ja) | 1989-12-04 | 1989-12-04 | 薄膜トランジスタ液晶ディスプレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31581189A JP2881868B2 (ja) | 1989-12-04 | 1989-12-04 | 薄膜トランジスタ液晶ディスプレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174517A true JPH03174517A (ja) | 1991-07-29 |
| JP2881868B2 JP2881868B2 (ja) | 1999-04-12 |
Family
ID=18069839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31581189A Expired - Lifetime JP2881868B2 (ja) | 1989-12-04 | 1989-12-04 | 薄膜トランジスタ液晶ディスプレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881868B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100266189B1 (ko) * | 1996-06-21 | 2000-09-15 | 가네꼬 히사시 | 액티브매트릭스액정디스플레이패널및그것을위한배선설계방법 |
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| KR100351440B1 (ko) * | 1999-12-31 | 2002-09-09 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
-
1989
- 1989-12-04 JP JP31581189A patent/JP2881868B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100266189B1 (ko) * | 1996-06-21 | 2000-09-15 | 가네꼬 히사시 | 액티브매트릭스액정디스플레이패널및그것을위한배선설계방법 |
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6566174B1 (en) | 1997-04-23 | 2003-05-20 | Nec Corporation | Thin-film transistor elements and methods of making same |
| KR100351440B1 (ko) * | 1999-12-31 | 2002-09-09 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2881868B2 (ja) | 1999-04-12 |
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