JPH03172956A - Semiconductor device - Google Patents

Abstract

PURPOSE:To make a device small-sized and high-performance by constituting plural processors in one chip and connecting plural processors in this chip by plural private busses and connecting busses to the outside of the chip to directly transmit and receive data to and from the outside. CONSTITUTION:Modules M1 to Mn are constituted in one chip C, and busses B1 to Bn of respective modules M1 to Mn are connected to one another. By this constitution, plural processors in one chip C are connected in series by incorporated busses B1 to Bn to perform the pipeline processing of data by processors connected in series in one chip C, and data is supplied to another chip by a common bus on the outside of the chip C during this processing to execute the parallel processing.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、更に詳述すれば、画像処理
システム等に使用される複数のプロセッサを内蔵した半
導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and more specifically, to a semiconductor device incorporating a plurality of processors used in an image processing system or the like.

〔従来の技術〕[Conventional technology]

たとえば画像処理システムにおいて、画像処理プロセッ
サが複数存在する場合、そのシステム全般的にまたは一
部的にバス構造を存するように構成されていることがあ
る。For example, in an image processing system, when a plurality of image processing processors are present, the system may be configured to have a bus structure in its entirety or in part.

第４図はそのような従来のバス構造を有する画像処理シ
ステムの一構成例を示すブロック図であ図中１は１個の
ボードである。また、８１．　Ｂ２・・・ａｎはそれぞ
れボード！上に設けられた９本のバスである。FIG. 4 is a block diagram showing an example of the configuration of an image processing system having such a conventional bus structure, and numeral 1 in the figure represents one board. Also, 81. B2...an each has a board! There are nine buses installed above.

ＣＩ、　Ｃ２，Ｃ３，Ｃ４，Ｃ５はそれぞれボード１上
に配列されたチップである。チップＣＩにはマイクロプ
ロセッサが構成されている。チップＣ２及びＣ３にはセ
レクタ回路が構成されている。チップＣ４及びＣ５には
それぞれｎ個のバッファゲートが構成されている。CI, C2, C3, C4, and C5 are chips arranged on the board 1, respectively. A microprocessor is configured in the chip CI. A selector circuit is configured in chips C2 and C3. Chips C4 and C5 each include n buffer gates.

チップＣ４のｎ個のパンファゲートの人力には９本のバ
ス８１．　Ｂ２・・・Ｂｎがそれぞれ接続され、出力は
一括してチップＣ１のプロセッサへ入力されている。There are 9 buses 81. B2...Bn are connected to each other, and the outputs are collectively input to the processor of chip C1.

チップＣ４のｎ個のバッファゲートはチップＣ２のセレ
クタ回路によりいずれかが選択される。One of the n buffer gates of the chip C4 is selected by the selector circuit of the chip C2.

従って、このボード１においては、チップＣ４の各パフ
ファゲートは入カバソファ！Ｂとして機能し、チップＣ
２のセレクタ回路は入力バス選択回路として機能する。Therefore, in this board 1, each puffer gate of chip C4 is an input cover sofa! B, chip C
The second selector circuit functions as an input bus selection circuit.

チップＣ５のｎ個のバフファゲートの人力にはチツブＣ
１のプロセッサの出力が接続され、出力は０本のバス８
１．　Ｂ２・・・Ｂｎがそれぞれに接続されている。Chip C5's n buffer gates have chip C.
1 processor output is connected and the output is 0 bus 8
1. B2...Bn are connected to each other.

チップＣ５のｎ個のバッファゲートはチップＣ２のセレ
クタ回路によりいずれかが選択される。One of the n buffer gates of chip C5 is selected by the selector circuit of chip C2.

従って、このボードｌにおいては、チップＣ５の各バッ
ファゲートは出カバソファＯＢとして機能し、チップＣ
３のセレクタ回路は出力バス選択回路として機能する。Therefore, in this board I, each buffer gate of chip C5 functions as an output buffer sofa OB, and chip C5 functions as an output buffer sofa OB.
The selector circuit No. 3 functions as an output bus selection circuit.

このようなボード１においては、図示しない制御信号に
よりチップＣ２の入力バス選択回路が制御されてチップ
Ｃ４のいずれかの入カバソファ１８がアクティブになる
。これにより、その入カバソファＩＢが接続されている
バスＢｌ　（又はＢ２・・・Ｂｎ）からチップＣ１のプ
ロセソサヘデータが入力され、所定の処理が実行される
。In such a board 1, the input bus selection circuit of the chip C2 is controlled by a control signal (not shown), and one of the input bus sofas 18 of the chip C4 becomes active. As a result, data is input to the processor of the chip C1 from the bus Bl (or B2 . . . Bn) to which the input sofa IB is connected, and predetermined processing is executed.

同様に、図示しない制御信号によりチップＣ３の出力バ
ス選択回路が制御されてチップＣ５のいずれかの出力バ
ッファＯＢがアクティブになる。これにより、その出カ
バソファＯＢに接続されているバス８１　（又はＢ２・
・・Ｂｎ）へチップＣ１のプロセッサにより処理された
処理済みのデータが出力される。Similarly, the output bus selection circuit of chip C3 is controlled by a control signal (not shown), and one of the output buffers OB of chip C5 becomes active. As a result, the bus 81 (or B2,
...Bn), the processed data processed by the processor of the chip C1 is output.

実際のシステムでは、このようなボード１がいくつか組
合わされ、それぞれのバスが必要に応じて相互に接続さ
れている。In an actual system, several such boards 1 are combined, and their respective buses are interconnected as necessary.

このようなバス構造を採れば、ボードｌ上でプロセンサ
が構成されているチップＣ１を異なる種類のデータ処理
を行うプロセッサが構成されているチップに差し替え、
あるいはボードｌ全体を他のボードと差し替えることに
より異なるデータ処理が可能になる。従って、システム
の汎用性、柔軟性、保守の簡便性等が向上する。If such a bus structure is adopted, the chip C1, which is configured with a processor on board l, can be replaced with a chip configured with a processor that processes a different type of data.
Alternatively, different data processing becomes possible by replacing the entire board l with another board. Therefore, the versatility, flexibility, ease of maintenance, etc. of the system are improved.

なお、実際のシステム構成においては、上述の第４図に
示されている如き一点破線にて囲繞されたチップＣ１，
Ｃ２，Ｃ３，Ｃ４，Ｃ５を含む範囲を１個のチップに集
積してモジュールとし、プリント基板上でこのようなモ
ジュールをバスによりいくつか接続した構成も一般的で
ある。In the actual system configuration, the chips C1, which are surrounded by dotted lines as shown in FIG.
It is also common to have a configuration in which a range including C2, C3, C4, and C5 is integrated into one chip to form a module, and several such modules are connected via a bus on a printed circuit board.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、上述のような画像処理システムでは、バス構造
を採用し、且つそのバスの本数を増加させればさせる程
上述のような性能向上が図れるが、他面ではシステム全
体の大型化という現象を招来する。However, in the image processing system described above, the performance can be improved by adopting a bus structure and increasing the number of buses, but on the other hand, the phenomenon of increasing the size of the entire system can be achieved. Invite.

−ＩＩＩＱ的に、プリント基板上に１個の半導体チップ
により構成されるモジュールを多数配置して各モジュー
ルをバスにより接続する構成を採る場合、たとえばある
モジュールがバスをドライブする際にはモジュールにと
ってはバスは非常に高負荷であるために強力なバスドラ
イブ能力を有するバスドライバを必要とする。ところが
、そのようなバスドライバは通常はＴＴＬ等の個別部品
を使用するが、個別部品ではその実装面積が大きくなり
、チップ上で広い実装面積を占有する割には高機能を発
揮出来ない。またバスが複数ある場合にはより多くの実
装面積が必要になり、回路基板の実装密度、高機能化の
面から多くの問題を生じる。-IIIQ-wise, when adopting a configuration in which a large number of modules made up of one semiconductor chip are arranged on a printed circuit board and each module is connected by a bus, for example, when a certain module drives the bus, the module Since the bus has a very high load, it requires a bus driver with strong bus driving ability. However, such bus drivers usually use individual components such as TTL, but individual components require a large mounting area, and cannot exhibit high functionality even though they occupy a large mounting area on a chip. Moreover, when there are multiple buses, a larger mounting area is required, which causes many problems in terms of mounting density and high functionality of the circuit board.

本発明はこのような事情に鑑みてなされたものであり、
プロセッサが形成されたチップ上に、複数のバスを内蔵
する構成を採ることにより、装置の小型化、高機能化を
図った半導体装置の提供を目的とする。The present invention was made in view of these circumstances, and
An object of the present invention is to provide a semiconductor device that is compact and highly functional by adopting a configuration in which a plurality of buses are built on a chip on which a processor is formed.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の半導体装置は、複数のプロセッサを１チツプ内
に構築し、この１チツプ内の複数のプロセッサを複数の
専用バスにて接続し、且つバスをチップ外部と接続して
直接外部とデータの授受を行うように構成されている。In the semiconductor device of the present invention, a plurality of processors are constructed in one chip, the plurality of processors in this one chip are connected by a plurality of dedicated buses, and the bus is connected to the outside of the chip to directly exchange data with the outside. It is configured to give and receive.

〔作用〕[Effect]

本発明の半導体装置では、半導体チップ内に複数のプロ
セッサが構成されると共にそれらを接続する複数のバス
がチップ内に内蔵されるので、小型化、高機能化が実現
される。In the semiconductor device of the present invention, a plurality of processors are configured within the semiconductor chip, and a plurality of buses connecting the processors are built into the chip, thereby realizing miniaturization and high functionality.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明をその実施例を示す図面に基づいて詳述す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below based on drawings showing embodiments thereof.

第１図は本発明に係る半導体装置の一構成例を示すブロ
ック図である。なお、説明の便宜上、第１図には前述の
第４図に示した従来の構成と同機能の構成を示す。FIG. 1 is a block diagram showing an example of the configuration of a semiconductor device according to the present invention. For convenience of explanation, FIG. 1 shows a configuration with the same function as the conventional configuration shown in FIG. 4 described above.

図中、Ｃは１個の半導体チップを示し、０本のバスＢｌ
、　Ｂ２・・・Ｂｎが内蔵されている。それぞれのバス
８１．　Ｂ２・・・ＢｎはチップＣの外部へも接続され
ている。In the figure, C indicates one semiconductor chip, and there are 0 buses Bl.
, B2...Bn are built-in. Each bus81. B2...Bn are also connected to the outside of the chip C.

１Ｂはバスからデータを入力するためのパンファゲート
（入カバソファ）であり、ｎ個がそれぞれｎ本のバスＢ
ｌ、　Ｂ２・・・Ｂｎと接続されておりそれぞれの出力
はプロセッサＰに接続されている。1B is a pamphlet gate (input cover sofa) for inputting data from the bus, and n pieces are each connected to n buses B.
1, B2...Bn, and their respective outputs are connected to the processor P.

ＯＢはバスへデータを出力するためのバ・７フアゲート
（出カバソファ）であり、ｎ個がそれぞれｎ本のバス８
１．　Ｂ２・・・Ｂｎと接続されており、それぞれの入
力はプロセンサＰに接続されている。OB is a bus gate (output gate) for outputting data to the bus, and n gates are connected to n buses 8 each.
1. B2...Bn are connected, and each input is connected to the processor P.

Ｓ！は人力バス選択回路であり、図示しない制御信号に
従ってｎ個の人カバソフプＩＢの内のいずれか一つをア
クティブにする。これにより、ｎ本のバスＢ１．　Ｂ２
・・・Ｂｎの内の一つからプロセッサＰヘデータが入力
される。S! is a human bus selection circuit which activates any one of the n human bus buses IB in accordance with a control signal (not shown). As a result, n buses B1. B2
. . . Data is input to the processor P from one of the Bn.

ＳＯは出力バス選択回路であり、図示しない制御信号に
従ってｎ個の出カバソファＯＢの内のいずれか一つをア
クティブにする。これにより、ｎ本のバスａｔ、　ｔ１
２・・・ａｎの内の一つへプロセッサＰからデータが出
力される。SO is an output bus selection circuit that activates any one of the n output bus sofas OB according to a control signal (not shown). This allows n buses at, t1
Data is output from processor P to one of 2...an.

第２図は本発明の他の実施例を示すブロック図である。FIG. 2 is a block diagram showing another embodiment of the invention.

第１図のチップＣと同様に構成されたモジュールをｎ個
、即ちモジュール旧、　Ｍ２・・・Ｍｎを１個のチップ
内に構成し、それぞれのモモジュールのバスＢｌ、　Ｂ
２・・・Ｂｎを相互に接続している。n modules configured in the same way as chip C in FIG. 1 are configured in one chip, that is, modules old, M2...
2...Bn are interconnected.

このような構成を採ることにより、たとえば一つのチッ
プ内の複数のプロセッサを内蔵バスにより直列に接続し
ておけば、一つの千ノブ内で直列に接続されたプロセフ
すによりデータをパイプライン的に処理することが可能
になり、またその間にチップ外部の共通バスによりデー
タを他のチップへ供給して並列処理を実行することも可
能になる。By adopting such a configuration, for example, if multiple processors in one chip are connected in series using the built-in bus, data can be transferred in a pipeline manner by the serially connected processors in one thousand knobs. In the meantime, it is also possible to supply data to other chips via a common bus outside the chip to perform parallel processing.

第３図は３段のパイプライン処理を１チツプ上で実行す
る構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration for executing three stages of pipeline processing on one chip.

図中、Ｃは１個のチップを示しており、３個のプロセッ
サＰ２１．　Ｐ２２．　Ｐ２３及びそれぞれの入カバン
ノアと出カバソファｌＢ２１と０Ｂ２１．　ｌ８２２と
０Ｂ２２゜ｌＢ２３と０Ｂ２３が構築されており、更に
４本のバス８２１８２２、８２３．　Ｂ２４が内蔵され
ている。バスＢ２１は人カバソファｌＢ２１に、バスＢ
２２は出カバソファ０８２１及び入カバソファｌＢ２２
に、バスＢ２３は出カバソファ０Ｂ２２及び入カバソフ
ァｌＢ２３に、バス８２４は出カバソファ０Ｂ２３にそ
れぞれ接続されている。In the figure, C indicates one chip, and three processors P21. P22. P23 and their respective in-bag Noah and out-cover sofas IB21 and 0B21. 1822 and 0B22゜1B23 and 0B23 are constructed, and four more buses 821822, 823. B24 is built-in. Bus B21 is bus B21.
22 is the out cover sofa 0821 and the in cover sofa 1B22
The bus B23 is connected to the outgoing cover sofa 0B22 and the incoming cover sofa IB23, and the bus 824 is connected to the outgoing cover sofa 0B23.

各プロセッサＰ２１．　Ｐ２２．　Ｐ２３はそれぞれの
入出カバソファ１８２１．０８２１等とモジュールＭ２
１．　Ｍ２２Ｍ２３を構成し、それぞれが所定のデータ
処理を実行する。Each processor P21. P22. P23 is each input/output cover sofa 1821.0821 etc. and module M2
1. M22M23 are configured, each of which executes predetermined data processing.

従って第３図に示すような本発明の半導体装置では、バ
スＢ２１を介してチップＣ外から与えられたデータが入
カバソファｌＢ２１からプロセッサＰ２１へ入力されて
処理される。Therefore, in the semiconductor device of the present invention as shown in FIG. 3, data applied from outside the chip C via the bus B21 is input from the input buffer IB21 to the processor P21 and processed.

このプロセッサＰ２１による処理結果のデータは出カバ
ソファ０Ｂ２１からバスＢ２２へ出力され、入カバソフ
ァｌＢ２２からプロセッサＰ２２へ入力される。Data resulting from processing by the processor P21 is output from the output sofa 0B21 to the bus B22, and input from the input sofa 1B22 to the processor P22.

プロセッサＰ２２による処理結果のデータは出カバソフ
ァ０Ｂ２２からバス８２３へ出力され、入カバソファ！
Ｂ２３からプロセッサＰ２３へ入力される。The data resulting from the processing by the processor P22 is output from the output sofa 0B22 to the bus 823, and is sent to the input sofa 0B22.
It is input from B23 to processor P23.

このプロセッサＰ２３による処理結果のデータは出カバ
ソファ０Ｂ２３からバス８２４を経由してチップ外部へ
出力される。Data resulting from processing by the processor P23 is output from the output sofa 0B23 to the outside of the chip via the bus 824.

この第３図に示した半導体装置では個々のデータは上述
のように各モジュールＭ２１．　Ｍ２２．　Ｍ２３によ
り順次的に処理されるが、たとえば第１のデータがモジ
ュールＭ２３で処理されている間に第２のデータをモジ
ュール？１２２で処理し、また同時に第３のデータをモ
ジュールＭ２１で処理するように各モジュール）１２１
．　Ｍ２２．　Ｍ２３の入出カバソファｌＢ２１゜０Ｂ
２１等を制御すれば、３段のパイプライン処理が実行さ
れる。In the semiconductor device shown in FIG. 3, individual data is stored in each module M21. M22. For example, while the first data is being processed by the module M23, the second data is processed by the module M23 sequentially. 122, and at the same time, the third data is processed in module M21 (each module) 121.
．． M22. M23 input/output cover sofa lB21゜0B
21 etc., three stages of pipeline processing are executed.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明の半導体装置では、システムの汎用
性、柔軟性、保守の容易性等が向上し、また半導体基板
の数を減少させることが出来るので全体の小型化が図れ
る。換言すれば、従来同様の規模の装置であればより高
集積度で高性能な装置が構成可能である。As described above, in the semiconductor device of the present invention, the versatility, flexibility, ease of maintenance, etc. of the system are improved, and since the number of semiconductor substrates can be reduced, the overall size can be reduced. In other words, if the scale of the device is the same as that of the conventional device, it is possible to construct a device with a higher degree of integration and higher performance.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る半導体装置の一構成例を示す模式
図、第２図は第１図に示した本発明の半導体装置を複数
接続した場合の構成例を示す模式図、第３図はパイプラ
イン処理を行うための本発明の実施例を示すブロック図
、第４図は従来の半導体装置の構成例を示す模式図であ
る。 Ｃ・・・チップ　　Ｐ・・・プロセッサ　　８１．　Ｂ
２・・・Ｂｎ・・・内蔵バスFIG. 1 is a schematic diagram showing a configuration example of a semiconductor device according to the present invention, FIG. 2 is a schematic diagram showing a configuration example when a plurality of semiconductor devices of the present invention shown in FIG. 1 are connected, and FIG. 4 is a block diagram showing an embodiment of the present invention for performing pipeline processing, and FIG. 4 is a schematic diagram showing an example of the configuration of a conventional semiconductor device. C...Chip P...Processor 81. B
2...Bn...Built-in bus

Claims (1)

【特許請求の範囲】 １、データ処理用のプロセッサを内蔵した半導体装置に
おいて、 前記プロセッサ複数を相互に接続すると共 に、外部と接続された複数のバスを内蔵したことを特徴
とする半導体装置。[Scope of Claims] 1. A semiconductor device having a built-in processor for data processing, characterized in that the plurality of processors are interconnected and a plurality of buses connected to the outside are built-in.